JPH0537375A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH0537375A JPH0537375A JP19016491A JP19016491A JPH0537375A JP H0537375 A JPH0537375 A JP H0537375A JP 19016491 A JP19016491 A JP 19016491A JP 19016491 A JP19016491 A JP 19016491A JP H0537375 A JPH0537375 A JP H0537375A
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Abstract
(57)【要約】 （修正有）
【目的】 Ａ／Ｄ変換回路の電圧識別部で任意の非直線
歪を補償する。 【構成】 高位側リファレンス電圧入力端子ＶRHと同低
位側端子ＶRL間に印加される電圧をＮ個の等抵抗値をも
つ抵抗（Ｒj ）１で分割し、Ｎ−１個の等電位間隔の基
準電圧を発生させる基準電圧発生回路１５と、そのＮ−
１個の基準電圧ノードＮj に接続され、各ノード電圧と
信号入力端子ＩＮの入力電圧を比較するＮ−１個の電圧
比較回路（Ｃj ）２により構成される並列型Ａ／Ｄ変換
回路の電圧識別部５において、複数の基準電圧ノードに
電流源（Ｊj ）３を接続し、各電流源の電流値の比をあ
る値に設定し、それを一定に保ちながら電流量を可変す
ることにより基準電圧ノード間電圧を任意の値に設定可
能とする。 【効果】 Ａ／Ｄ変換回路に歪補償機能が付加でき、前
段アナログ系回路の歪規格を緩めることが可能となり、
前段アナログ部のＬＳＩ化が容易になる。
歪を補償する。 【構成】 高位側リファレンス電圧入力端子ＶRHと同低
位側端子ＶRL間に印加される電圧をＮ個の等抵抗値をも
つ抵抗（Ｒj ）１で分割し、Ｎ−１個の等電位間隔の基
準電圧を発生させる基準電圧発生回路１５と、そのＮ−
１個の基準電圧ノードＮj に接続され、各ノード電圧と
信号入力端子ＩＮの入力電圧を比較するＮ−１個の電圧
比較回路（Ｃj ）２により構成される並列型Ａ／Ｄ変換
回路の電圧識別部５において、複数の基準電圧ノードに
電流源（Ｊj ）３を接続し、各電流源の電流値の比をあ
る値に設定し、それを一定に保ちながら電流量を可変す
ることにより基準電圧ノード間電圧を任意の値に設定可
能とする。 【効果】 Ａ／Ｄ変換回路に歪補償機能が付加でき、前
段アナログ系回路の歪規格を緩めることが可能となり、
前段アナログ部のＬＳＩ化が容易になる。
Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄ変換回路に関
し、特に、非線形歪を補償する機能を有するＡ／Ｄ変換
回路に関する。
し、特に、非線形歪を補償する機能を有するＡ／Ｄ変換
回路に関する。
【０００２】
【従来の技術】従来の並列型Ａ／Ｄ変換回路の電圧識別
部は図７に示されるように、等抵抗Ｒj をｎ個直列に並
べ等電位間隔にｎ−１個の基準電圧ノードが並んで構成
された基準電圧発生回路１５と、基準電圧発生回路１５
の各ノードに接続され、そのノード電圧と入力電圧を比
較するｎ−１個の電圧比較回路Ｃj により構成されてい
る。この電圧識別部１２は各電圧比較回路Ｃj において
入力端子ＩＮより入力される入力電圧と各基準電圧を比
較し、例えば、基準電圧より入力電圧が高ければ比較回
路Ｃj 出力に高位電圧“Ｈ”を出力し低ければ低位電圧
“Ｌ”を出力する。Ａ／Ｄ変換回路は、これらの比較出
力を電圧識別部１２に続くコーディング部１３によりア
ナログ識別値に対応するディジタル信号に変換すること
によりＡ／Ｄ変換を行っている。
部は図７に示されるように、等抵抗Ｒj をｎ個直列に並
べ等電位間隔にｎ−１個の基準電圧ノードが並んで構成
された基準電圧発生回路１５と、基準電圧発生回路１５
の各ノードに接続され、そのノード電圧と入力電圧を比
較するｎ−１個の電圧比較回路Ｃj により構成されてい
る。この電圧識別部１２は各電圧比較回路Ｃj において
入力端子ＩＮより入力される入力電圧と各基準電圧を比
較し、例えば、基準電圧より入力電圧が高ければ比較回
路Ｃj 出力に高位電圧“Ｈ”を出力し低ければ低位電圧
“Ｌ”を出力する。Ａ／Ｄ変換回路は、これらの比較出
力を電圧識別部１２に続くコーディング部１３によりア
ナログ識別値に対応するディジタル信号に変換すること
によりＡ／Ｄ変換を行っている。
【０００３】従来のＡ／Ｄ変換回路は、アナログ信号を
忠実にディジタル信号に変換することが重要であり、非
線形歪が発生しないように、基準電圧発生回路１５各抵
抗Ｒj の値が同一にし各端子間電圧を等しくするように
設計されている。
忠実にディジタル信号に変換することが重要であり、非
線形歪が発生しないように、基準電圧発生回路１５各抵
抗Ｒj の値が同一にし各端子間電圧を等しくするように
設計されている。
【０００４】
【発明が解決しようとする課題】図９に示されるよう
に、前段増幅回路１６と、Ａ／Ｄ変換回路１７が直列接
続された場合を考えると、これら全体で低歪特性を実現
するにはＡ／Ｄ変換回路前段までの歪を厳しく抑える必
要がある。特に、出力レベルの大きい図９における前段
増幅回路１６は、非直線歪を抑えるために通常信号レベ
ルに対して飽和振幅レベルを大きくとる必要があり、そ
のために前段増幅回路１６は使用電源電圧を高く設定す
る必要があった。例えば前段増幅出力レベルを１Ｖｐｐ
とし、同増幅回路の非直線歪による総高調波歪電力比を
１／５００（−５４ｄＢ）以下に設計するには、増幅器
出力の飽和レベルを約４Ｖｐｐに設定する必要があり、
約１０Ｖの電源電圧が必要であった。
に、前段増幅回路１６と、Ａ／Ｄ変換回路１７が直列接
続された場合を考えると、これら全体で低歪特性を実現
するにはＡ／Ｄ変換回路前段までの歪を厳しく抑える必
要がある。特に、出力レベルの大きい図９における前段
増幅回路１６は、非直線歪を抑えるために通常信号レベ
ルに対して飽和振幅レベルを大きくとる必要があり、そ
のために前段増幅回路１６は使用電源電圧を高く設定す
る必要があった。例えば前段増幅出力レベルを１Ｖｐｐ
とし、同増幅回路の非直線歪による総高調波歪電力比を
１／５００（−５４ｄＢ）以下に設計するには、増幅器
出力の飽和レベルを約４Ｖｐｐに設定する必要があり、
約１０Ｖの電源電圧が必要であった。
【０００５】しかしながら、ＬＳＩ化されたＡ／Ｄ変換
回路は、微細化が進んだ高速低耐圧プロセスを使用して
おり、同じＬＳＩ内に前段増幅回路を含めようとする場
合には電源電圧を高く設定できないために、前段増幅回
路出力部において大きい非直線歪が発生する。このため
に、低歪特性が厳しく要求される場合には従来のＡ／Ｄ
変換回路では、前段増幅回路をＬＳＩ内にとり込めない
という課題があった。
回路は、微細化が進んだ高速低耐圧プロセスを使用して
おり、同じＬＳＩ内に前段増幅回路を含めようとする場
合には電源電圧を高く設定できないために、前段増幅回
路出力部において大きい非直線歪が発生する。このため
に、低歪特性が厳しく要求される場合には従来のＡ／Ｄ
変換回路では、前段増幅回路をＬＳＩ内にとり込めない
という課題があった。
【０００６】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＡ／Ｄ
変換回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＡ／Ｄ
変換回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＡ／Ｄ変換回路は、等抵抗分割により
構成され等電位間隔に基準電圧ノードが並んだ基準電圧
発生回路と、この基準電圧発生回路の各ノードに接続さ
れそのノード電圧と入力電圧を比較する電圧比較回路と
により構成される並列型Ａ／Ｄ変換回路の電圧識別部に
おいて、その基準電圧発生回路の複数個のノードにそれ
ぞれ接続された電流源より構成される。
に、本発明に係るＡ／Ｄ変換回路は、等抵抗分割により
構成され等電位間隔に基準電圧ノードが並んだ基準電圧
発生回路と、この基準電圧発生回路の各ノードに接続さ
れそのノード電圧と入力電圧を比較する電圧比較回路と
により構成される並列型Ａ／Ｄ変換回路の電圧識別部に
おいて、その基準電圧発生回路の複数個のノードにそれ
ぞれ接続された電流源より構成される。
【０００８】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【０００９】図１は本発明による第１の実施例を示す回
路構成図である。
路構成図である。
【００１０】図１を参照するに、Ｒj （−ｎ≦ｊ≦ｎ）
は同じ抵抗値を持つ抵抗であり、高位側リファレンス電
圧ＶRHと低位側リファレンス電圧ＶRL間を抵抗分圧し、
Ｎj （−ｎ＋１≦ｊ≦ｎ−１）の各ノードに（２ｎ−
１）個の基準電圧を発生する。その各ノードＮj に接続
された電位比較回路Ｃj （−ｎ＋１≦ｊ≦ｎ−１）は、
各ノードの基準電圧と入力端子ＩＮの電圧を比較し、入
力電圧が高ければ高位電位（Ｈ）を出力し、低ければ低
位電圧（Ｌ）を出力する。またノードＮj に接続された
電流源Ｊj は基準電圧の中点ノードＮ0 を中心にして、
高電位側電流源Ｊj （１≦ｊ≦ｎ−１）は、その電流源
の反対側端子が電源端子Ｖｃｃに接続され、低電位側電
流源Ｊj （−ｎ−１≦ｊ≦−１）は、その電流源の反対
側端子がグランド端子ＧＮＤに接続されている。
は同じ抵抗値を持つ抵抗であり、高位側リファレンス電
圧ＶRHと低位側リファレンス電圧ＶRL間を抵抗分圧し、
Ｎj （−ｎ＋１≦ｊ≦ｎ−１）の各ノードに（２ｎ−
１）個の基準電圧を発生する。その各ノードＮj に接続
された電位比較回路Ｃj （−ｎ＋１≦ｊ≦ｎ−１）は、
各ノードの基準電圧と入力端子ＩＮの電圧を比較し、入
力電圧が高ければ高位電位（Ｈ）を出力し、低ければ低
位電圧（Ｌ）を出力する。またノードＮj に接続された
電流源Ｊj は基準電圧の中点ノードＮ0 を中心にして、
高電位側電流源Ｊj （１≦ｊ≦ｎ−１）は、その電流源
の反対側端子が電源端子Ｖｃｃに接続され、低電位側電
流源Ｊj （−ｎ−１≦ｊ≦−１）は、その電流源の反対
側端子がグランド端子ＧＮＤに接続されている。
【００１１】このように構成された電圧識別部５を用い
て図９に示されるＡ／Ｄ変換回路の前段増幅回路１６に
おける歪を補償する場合についてさらに具体的に説明す
る。
て図９に示されるＡ／Ｄ変換回路の前段増幅回路１６に
おける歪を補償する場合についてさらに具体的に説明す
る。
【００１２】Ａ／Ｄ変換回路の前段における増幅回路の
出力レベルが大きくなり飽和に近づくと、振幅制限が起
こり、出力波形が歪んでくる。その入出力特性は、一般
的に概略図２の如く示され、次式で数１表される。
出力レベルが大きくなり飽和に近づくと、振幅制限が起
こり、出力波形が歪んでくる。その入出力特性は、一般
的に概略図２の如く示され、次式で数１表される。
【数１】 ｙ＝ｙo ｛ｘ／ｘo −α3 （ｘ／ｘo) 3 −α5 （ｘ／ｘo) 5 …｝ ここで ｘ：入力信号 ｙ：出力信号 ｘo ：標準信号入力レベル ｙo ：標準信号出力レベ
ル αn ：ｘ＝ｘo 時のｎ次歪係数 本増幅回路を低歪動作域で使用すると、そこでは３次歪
が支配的であるために、以降３次歪までの近似を行う。
ル αn ：ｘ＝ｘo 時のｎ次歪係数 本増幅回路を低歪動作域で使用すると、そこでは３次歪
が支配的であるために、以降３次歪までの近似を行う。
【数２】ｙ＝ｙ0 ｛ｘ／ｘo −α3 （ｘ／ｘo ）3 ｝ この出力信号ｙを受けて、無歪信号ｘを再生、識別する
ためには、Ａ／Ｄ変換回路の基準電圧を式数２と同じだ
け歪せ、入力信号と比較することにより、歪成分をキャ
ンセルさせればよいことがわかる。
ためには、Ａ／Ｄ変換回路の基準電圧を式数２と同じだ
け歪せ、入力信号と比較することにより、歪成分をキャ
ンセルさせればよいことがわかる。
【００１３】ここで、さらに説明の便宜上ｎ＝４とした
場合について基準電圧発生回路のノードＮ0 〜Ｎ3 の電
位に式数２で表せる３次歪特性を持たせることができる
ことを以下に示す。３次歪のために図１においてＪj ＝
Ｊ-jの関係が成り立ち、ノードＮ0 の電位を中心とし
て、各ノード電圧は対称となるために、図３に示す正側
電圧識別部（ノードＮj （ｊ＝０、…、４）の部分）に
ついてのみ考える。またノードＮ0 の電位を各ノード電
圧に対する基準電圧とし、相対０Ｖとする。さらに説明
の便宜上、基準電圧発生回路１５の各抵抗値を１Ωとす
る。ここで端子ＶRHより流れ込む電流Ｉ0 を
場合について基準電圧発生回路のノードＮ0 〜Ｎ3 の電
位に式数２で表せる３次歪特性を持たせることができる
ことを以下に示す。３次歪のために図１においてＪj ＝
Ｊ-jの関係が成り立ち、ノードＮ0 の電位を中心とし
て、各ノード電圧は対称となるために、図３に示す正側
電圧識別部（ノードＮj （ｊ＝０、…、４）の部分）に
ついてのみ考える。またノードＮ0 の電位を各ノード電
圧に対する基準電圧とし、相対０Ｖとする。さらに説明
の便宜上、基準電圧発生回路１５の各抵抗値を１Ωとす
る。ここで端子ＶRHより流れ込む電流Ｉ0 を
【数３】Ｉ0 ＝１／４−（３７／６４）α′[ Ａ］ とし、各電流源電圧を
【数４】 Ｊ1 ＝（６／６４）α′、Ｊ2 ＝（１２／６４）α′、 Ｊ3 ＝（１８／６４）α′［Ａ］ （電流源Ｊ1 、Ｊ2 、Ｊ3 の電流比は１：２：３とな
る） と設定する。ここで、α′は電流源Ｊ1 〜Ｊ3 の電流を
同一比で可変する電流コントロール係数である。
る） と設定する。ここで、α′は電流源Ｊ1 〜Ｊ3 の電流を
同一比で可変する電流コントロール係数である。
【００１４】これにより各ノードのノードＮO に対する
相対電圧Ｖ（Ｎj ）を求めると、各Ｒj は１Ωであるた
めに、
相対電圧Ｖ（Ｎj ）を求めると、各Ｒj は１Ωであるた
めに、
【数５】Ｖ（Ｎ0 ）＝０Ｖ
【数６】 Ｖ（Ｎ1 ）＝Ｉ0 ＋Ｊ3 ＋Ｊ2 ＋Ｊ1 ＝１／４−（１／６４）α′ ＝１／４−（１／４）3 α′
【数７】 Ｖ（Ｎ2 ）＝Ｖ（Ｎ1 ）＋Ｊ0 ＋Ｊ3 ＋Ｊ2 ＝２／４−（８／６４）α′ ＝２／４−（２／４）3 α′
【数８】 Ｖ（Ｎ3 ）＝Ｖ（Ｎ2 ）＋Ｊ0 ＋Ｊ3 ＝３／４−（２７／６４）α′ ＝３／４−（３／４）3 α′
【数９】 Ｖ（Ｎ4 ）＝Ｖ（Ｎ3 ）＋Ｊ0 ＝４／４−（６４／６４）α′ ＝４／４−（４／４）3 α′ となり、３次歪特性をもつ基準電圧回路が構成でき、電
流源電流コントロール係数α′を任意に選ぶことによ
り、３次歪係数を任意に変えることができる。
流源電流コントロール係数α′を任意に選ぶことによ
り、３次歪係数を任意に変えることができる。
【００１５】ここで、電流源Ｊ1 〜Ｊ3 は、図４に示す
ような電流源回路で実現することができ、α′の値は電
圧源Ｅにより任意に変わることができる。また、各電流
源電流比が整数比となっているので、各電流源のエミッ
タ抵抗はエミッタ抵抗を直並列接続することにより構成
でき、ＬＳＩ化した時に精度の良い電流源回路を得るこ
とができる。図４に電流源Ｊ1 、Ｊ2 、Ｊ3 の電流比を
１：２：３とした場合のエミッタ抵抗構成例を示す（こ
こで各Ｒは同じ値の抵抗値である）。
ような電流源回路で実現することができ、α′の値は電
圧源Ｅにより任意に変わることができる。また、各電流
源電流比が整数比となっているので、各電流源のエミッ
タ抵抗はエミッタ抵抗を直並列接続することにより構成
でき、ＬＳＩ化した時に精度の良い電流源回路を得るこ
とができる。図４に電流源Ｊ1 、Ｊ2 、Ｊ3 の電流比を
１：２：３とした場合のエミッタ抵抗構成例を示す（こ
こで各Ｒは同じ値の抵抗値である）。
【００１６】同様に低位側電流源Ｊj （ｊ＝−１……−
（ｎ−１））も図５に示す如くＮＰＮトランジスタを用
いて対称に構成することができる。
（ｎ−１））も図５に示す如くＮＰＮトランジスタを用
いて対称に構成することができる。
【００１７】以上は、基準電圧の各ノードにて、電流源
を接続する例を説明したが、基準電圧数個置きに電流源
を接続することも可能であり、この場合電流源の接続さ
れたノードにはさまれた各基準電圧ノードは等電位間隔
となり、高次歪入出力特性を数点の折れ線で近似するこ
とができる。
を接続する例を説明したが、基準電圧数個置きに電流源
を接続することも可能であり、この場合電流源の接続さ
れたノードにはさまれた各基準電圧ノードは等電位間隔
となり、高次歪入出力特性を数点の折れ線で近似するこ
とができる。
【００１８】図６は本発明による第２の実施例を示す回
路構成図である。
路構成図である。
【００１９】以上の本発明による第１の実施例では奇数
次の歪の補償例を説明したが、第２の実施例として図６
のように基準電圧中点に関して、非対称とすることによ
り偶数次の非直線歪補償も可能である。
次の歪の補償例を説明したが、第２の実施例として図６
のように基準電圧中点に関して、非対称とすることによ
り偶数次の非直線歪補償も可能である。
【００２０】また、本発明による第３の実施例として図
８に示すように、任意の基準電圧ノードに任意の電流源
を接続して、所要の非線形歪を発生または補償させるこ
とも可能である。
８に示すように、任意の基準電圧ノードに任意の電流源
を接続して、所要の非線形歪を発生または補償させるこ
とも可能である。
【００２１】
【発明の効果】以上説明したように、本発明によれば基
準電圧に任意の次数の非直線歪係数を外部調整可能な任
意の大きさで付加することが可能となる。これを使用す
ることにより、Ａ／Ｄ変換回路前段で発生する非線形歪
を補償することが可能となる。従って、高速低耐圧プロ
セスを使用した歪の大きい増幅器を前段に使用してもそ
の歪補償が実現できる効果が得られる。従って、このよ
うな高速プロセスを用いて前段増幅回路を含めた高速Ａ
／Ｄ変換回路のＬＳＩ化などが可能となる。また、歪補
償様ばかりでなく、Ｄ／Ａ変換回路と組み合わせること
により任意の歪発生回路としての使用も可能であり、高
出力増幅器の飽和歪を補償するプレディストータとして
の応用も考えられる。
準電圧に任意の次数の非直線歪係数を外部調整可能な任
意の大きさで付加することが可能となる。これを使用す
ることにより、Ａ／Ｄ変換回路前段で発生する非線形歪
を補償することが可能となる。従って、高速低耐圧プロ
セスを使用した歪の大きい増幅器を前段に使用してもそ
の歪補償が実現できる効果が得られる。従って、このよ
うな高速プロセスを用いて前段増幅回路を含めた高速Ａ
／Ｄ変換回路のＬＳＩ化などが可能となる。また、歪補
償様ばかりでなく、Ｄ／Ａ変換回路と組み合わせること
により任意の歪発生回路としての使用も可能であり、高
出力増幅器の飽和歪を補償するプレディストータとして
の応用も考えられる。
【図１】本発明による第１の一実施例を示す回路構成図
である。
である。
【図２】Ａ／Ｄ変換回路の前段増幅回路の入出力特性を
示す図である。
示す図である。
【図３】図１においてｎ＝４とし、ノードＮ0 に対して
対象回路とした場合の正側電圧識別部の回路構成図であ
る。
対象回路とした場合の正側電圧識別部の回路構成図であ
る。
【図４】図１の例における正側電流源回路の具体例を示
す回路構成図である。
す回路構成図である。
【図５】図１の例における負側電流源回路の具体例を示
す回路構成図である。
す回路構成図である。
【図６】本発明による第２の実施例を示し、偶数次の非
直線歪を補償する場合の回路構成図である。
直線歪を補償する場合の回路構成図である。
【図７】従来のＡ／Ｄ変換回路の回路図である。
【図８】本発明による第３の実施例を示し、任意のノー
ドに電流源を接続した場合の回路構成図である。
ドに電流源を接続した場合の回路構成図である。
【図９】前段増幅回路とＡ／Ｄ変換回路を組合せて使用
する場合の例を示すブロック図である。
する場合の例を示すブロック図である。
１…抵抗素子 ２…電圧比較回路 ３…電流源 ４…信号入力端子 ５…電圧識別部出力端子 ６…高位側リファレンス入力端子 ７…低位側リファレンス入力端子 ８…高位側電源入力端子 ９…低位側電源入力端子 １０…基準電圧ノード番号 １１…可変電圧源 １２…電圧識別部 １３…コーディング部 １４…ディジタル信号出力端子 １５…基準電圧発生回路 １６…前段アンプ回路 １７…Ａ／Ｄ変換回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 高位側リファレンス電圧入力端子と低位
側リファレンス電圧入力端子間を直列に並んだ任意のＮ
個の等抵抗により接続しそれにより各抵抗間の（Ｎ−
１）個のノードに等電位間隔の基準電圧を発生させる基
準電圧発生回路と、前記（Ｎ−１）個の基準電圧と入力
電圧を比較する（Ｎ−１）個の電圧比較回路とより構成
された並列型Ａ／Ｄ変換回路の電圧識別部において、前
記基準電圧発生回路の複数個のノードに電流源を接続
し、各電流源の電流値の比をある値に設定し、前記値を
一定に保ちながら電流量を可変することにより前記基準
電圧発生回路の各ノード間電圧を不均等にすることを特
徴とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19016491A JPH0537375A (ja) | 1991-07-30 | 1991-07-30 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19016491A JPH0537375A (ja) | 1991-07-30 | 1991-07-30 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537375A true JPH0537375A (ja) | 1993-02-12 |
Family
ID=16253497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19016491A Pending JPH0537375A (ja) | 1991-07-30 | 1991-07-30 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537375A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1493232A1 (en) * | 2002-04-05 | 2005-01-05 | Ess Technology, Inc. | Differential input flash analog to digital converter |
| JP2013523045A (ja) * | 2010-03-22 | 2013-06-13 | レイセオン カンパニー | デジタル／アナログ変換器（ｄａｃ） |
| JPWO2013183688A1 (ja) * | 2012-06-05 | 2016-02-01 | 国立大学法人 鹿児島大学 | アナログデジタル変換器 |
-
1991
- 1991-07-30 JP JP19016491A patent/JPH0537375A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1493232A1 (en) * | 2002-04-05 | 2005-01-05 | Ess Technology, Inc. | Differential input flash analog to digital converter |
| EP1493232A4 (en) * | 2002-04-05 | 2005-06-08 | Ess Technology Inc | FLASH ANALOG / DIGITAL TRANSFER WITH DIFFERENTIAL INPUT |
| US7193552B2 (en) | 2002-04-05 | 2007-03-20 | Ess Technology, Inc. | Flash analog-to-digital converter |
| JP2013523045A (ja) * | 2010-03-22 | 2013-06-13 | レイセオン カンパニー | デジタル／アナログ変換器（ｄａｃ） |
| JPWO2013183688A1 (ja) * | 2012-06-05 | 2016-02-01 | 国立大学法人 鹿児島大学 | アナログデジタル変換器 |
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