JP2013523045A - デジタル／アナログ変換器（ｄａｃ） - Google Patents

Abstract

デジタル信号が供給されてそのデジタル信号を歪めるためのデジタル予歪回路と、較正回路の出力へ接続されて歪みデジタル信号を対応するアナログ信号へ変換するデジタル／アナログ変換器（ＤＡＣ）コア部とを有し、このＤＡＣコア部はＤＡＣコア部へ供給される制御信号に従い変換を実行するものであり、さらに、ＤＡＣコア部の出力へ接続されてアナログ信号の電力を増幅する電力増幅器（ＰＡ）部と、電力増幅器の出力へ接続されて、ＤＡＣコア部に対する制御信号を、電力増幅されたアナログ信号の電力に応じて生成する較正回路と、を有するシステム。

Description

この開示は、一般にデジタル／アナログ変換器（ＤＡＣ）に関し、より詳細には高電力ＤＡＣに関する。

当該分野で既知であるように、デジタル／アナログ変換器（ＤＡＣ）の設計において、これまでは、可能な最も高い帯域幅及びダイナミックレンジを同時に達成することに焦点が当てられていた。比較的低い電圧ベースの技術（ＳｉやＳｉＧｅのバイポーラ、Ｓｉ ＣＭＯＳ、ＩｎＰ ＨＢＴ）の使用、及び帯域幅及びダイナミックレンジを重視する構造により、高出力電力を得ることは制限されていた。また、高品質ＤＡＣ出力信号は、必要な出力電力レベルに到達するようにアンプにより増幅することができるが、アンプをＤＡＣ出力で使用すると、ダイナミックレンジと効率とのトレードオフという代償を払うことになる。ダイナミックレンジを維持するためには、アンプは線形領域で比較的低い効率で動作しなければならず、その結果、主電力消費が高くなり、熱管理が複雑になることも多い。アンプを非線形領域で用いると、効率はより高くなり熱の問題は軽減されるが、アンプの線形性が損なわれ、その結果出力信号のダイナミックレンジが損なわれる。

従来のデジタル／アナログ変換器（ＤＡＣ）設計では、帯域幅とダイナミックレンジとを同時に最大化し、なおかつ電力消費を最小限に抑えることが重視されており、出力電力は二次的要求にすぎない。そのため、最新のＤＡＣ（及び直接デジタルシンセサイザ（ＤＤＳ））は、出力電力レベルが比較的低い（＜０ ｄＢｍ）。

より高い出力電力レベルを必要とするシステム（例えば、要素レベルのデジタルビーム形成構造をもつアクティブ電子走査アレイ（ＡＥＳＡ））については、効率を犠牲にするがダイナミックレンジを維持できるリニアアンプ、又はダイナミックレンジを犠牲にするが効率を最大化できるノンリニアアンプ、のいずれか一つによりＤＡＣ出力を増幅する必要がある。

したがって、高帯域幅、高ダイナミックレンジであって、なおかつ高出力であるような電力効率を有するＤＡＣが求められている。

本開示により提供されるシステムは、デジタル信号が供給されてそのデジタル信号を歪めるための予歪回路と、予歪回路の出力へ接続されて歪みデジタル信号を対応するアナログ信号へ変換するデジタル／アナログ変換器（ＤＡＣ）コア部とを有し、このＤＡＣコア部はＤＡＣコア部に供給される制御信号に従って変換を行い、該システムはさらに、ＤＡＣコア部の出力へ接続されてアナログ信号の電力を増幅する電力増幅器（ＰＡ）部と、電力増幅器の出力へ接続され、電力増幅されたアナログ信号の電力に応じてＤＡＣコア部に対する制御信号を生成する較正回路を有する。

このような構成では、入力デジタル信号をはじめに予歪して、後続のＤＡＣコア部及びＰＡ部の既知の（あらかじめ特徴づけられた）非線形性を補償する。この予歪デジタル信号は、次にＤＡＣコア部の入力へ供給され、ＤＡＣコア部はこの信号を要求される帯域幅の予歪低電力アナログ波形に変換する。

次にこの予歪低電力アナログ波形が高効率電力増幅（ＰＡ）部の入力に印加され、高効率電力増幅（ＰＡ）部は信号を増幅して、特定レベルのダイナミックレンジをもつ高電力アナログ波形を生成する。このレベルのダイナミックレンジは、ＤＡＣコア部及び電力増幅器の双方の線形性の制約を考慮し、入力デジタル信号を予歪回路を用いて意図的に崩す（又は予歪する）ことにより達成される。

一実施形態では、フィードバック較正回路は、ＰＡ部の出力で波形を検出し、検出した波形をあらかじめ記憶されている基準波形と比較して、デジタル誤り訂正信号を発生するために設けられる。そしてこのデジタル誤り訂正信号はＤＡＣコア部への入力へ供給され、ＤＡＣコア部の個々の変換器のビットのバイアス設定を調整し、ＤＡＣコア部の波形を修正することによりＰＡ部の非線形性をさらに補償する。

一実施形態では、デジタル予歪回路は、ＤＡＣコア部／ＰＡ部を組み合わせた入力側で、ＤＡＣコア部及びＰＡ部の両方について、あらかじめ求められた非線形性を補正するように構成される。

一実施形態では、較正回路は、ＰＡ部の出力の波形を検出し、検出した波形をあらかじめ記憶されている基準波形と比較して、電力増幅器（例えば、バイアス、再構成可能な整合ネットワーク）を調整するためのデジタル誤り訂正信号を発生する、フィードバック回路を提供する。

一実施形態では、較正回路は、ＰＡ部出力で波形を検出し、検出した波形をあらかじめ記憶されている基準波形と比較して、予歪回路を調整するためのデジタル誤り訂正信号を発生する、フィードバック回路を提供する。

このような構成では、デジタル予歪をフィードバック較正と組み合わせて、アンプ出力電力に応じて使用することにより、低電力高ダイナミックレンジのＤＡＣコア部及び／又は電力増幅器（例えば、バイアス、再構成可能な整合ネットワーク）及び／又はデジタル予歪回路の設定を調整して、出力高電力ＲＦ信号（すなわち、電力増幅（ＰＡ）部の出力）のダイナミックレンジを最大化できる。

一実施形態では、ＰＡ部は、ＤＡＣコア部の出力に複数の調整可能な電力増幅器（ＰＡ）を含む。
一実施形態では、ＤＡＣコア部の各ＤＡＣビットの後には、複数の調整可能な電力増幅器（ＰＡ）のうちの対応する１つが続く。次に複数のＰＡの全ての出力を組み合わせることにより、高電力高ダイナミックレンジのＲＦ信号を構築する。このような構成により、システムの出力で必要なダイナミックレンジレベルのアナログ信号を構築する際に、個々のＤＡＣビットの増幅信号を個々に制御する柔軟性を加えることが可能になる。

別の実施形態では、ＤＡＣ最下位ビット（ＬＳＢビット）の出力はまず、ＤＡＣコア部内のＲ−２Ｒはしご型回路網と組み合わせられ、それから、複数の電力増幅器（ＰＡ）の第１の部分のうち対応する接続された１つにより増幅される。一方で、ＤＡＣ最上位ビット（ＭＳＢビット）の出力は、はじめに、「線形に符号化」、例えば「サーモメータ符号化」されて、それから、複数の電力増幅器（ＰＡ）の第２の部分のうち対応する接続された１つにより増幅される。そして加算器２１で、複数の電力増幅器（ＰＡ）の第１の部分の出力と第２の部分の出力とを組み合わせることにより、高電力高ダイナミックレンジＲＦ信号が構築される。

一実施形態では、フィードバック較正回路により、複数の電力増幅器の全て（又はいくつか）の出力が、検出、収集、及び分析されて、制御信号が発生される。そしてこれらの制御信号は、低電力高ダイナミックレンジのＤＡＣコア部及び／又は電力増幅器部（例えば、バイアス、再構成可能な整合ネットワーク）及び／又はデジタル予歪回路の設定を調整するために適用されて、出力高電力ＲＦ信号のダイナミックレンジを最大化できるようにする。

一実施形態では、構成の全て又は一部は、単一のチップ上に不均一に集積されており、各部品は最も適切な半導体技術で実装されている。例えば、ＤＡＣコア部はシリコンで、ＰＡはＩＩＩ−Ｖ族で実装される。

一実施形態では、デジタル予歪回路、ＤＡＣコア部、ＬＳＢ電力増幅器、及び較正回路は、低電力高速ＣＭＯＳで実装されるが、ＭＳＢ電力増幅器は、高周波高電力高線形性ＩＩＩ−Ｖ族技術（例えば、ＧａＮ ＨＥＭＴ又はＩｎＰ ＨＢＴ又はＧａＡｓ ＨＢＴ又はＧａＡｓ ｐＨＥＭＴ）で実装される。

別の実施形態では、帯域幅及び静的ダイナミックレンジを最大化するために、ＤＡＣコア部は、最も高速なスイッチング速度をもつバイポーラ技術（ＩｎＰ ＨＢＴ）で実装される。帯域幅、出力電力、及びダイナミックレンジの増大は、構成の全て又はいくつかの部分を単一のチップ上に有することにより相互接続面積を低減することで実現される。

本開示によるシステムは、デジタル信号が供給されてそのデジタル信号を歪めるための予歪回路と、較正回路の出力へ接続されて歪みデジタル信号を対応するアナログ信号へ変換するデジタル／アナログ変換器（ＤＡＣ）コア部とを有し、このＤＡＣコア部は、ＤＡＣコア部へ供給される制御信号に従い変換を実行するものであり、該システムはさらに、ＤＡＣコア部の出力へ接続されてアナログ信号の電力を増幅する電力増幅器（ＰＡ）部と、電力増幅器の出力へ接続され、電力増幅されたアナログ信号の電力に応じてＤＡＣコア部に対する制御信号を生成する較正回路と、を有する。

このシステムはさらに、次に挙げる特徴の１以上を含むことができる：予歪回路は、入力信号を、ＤＡＣ部及びＰＡ部において予想される歪みの関数として歪め、ＰＡ部の出力信号に所定レベルのダイナミックレンジを与える；フィードバック較正回路は、ＰＡ部の出力信号の波形を検出し、検出した波形をあらかじめ記憶されている基準波形と比較して、デジタル誤り訂正信号を発生し、該デジタル誤り訂正信号は、ＤＡＣコア部の入力（ＤＡＣコア部の個々の変換器のビットのバイアス設定を調整するために）、及び／又は電力増幅器部の入力、及び／又はデジタル予歪回路の入力へ供給されて、ＤＡＣコア部及びＰＡ部の非線形性を補償できるようにする；デジタル予歪回路は、ＤＡＣコア部／ＰＡ部を組み合わせた入力側で、ＤＡＣコア部及びＰＡ部両方について、所定の非線形性を補正するよう構成される；較正回路は、ＰＡ部の出力信号の波形を検出し、検出した波形をあらかじめ記憶されている基準波形と比較して、ＤＡＣコア部の出力を調整するためのデジタル誤り訂正信号を発生し、ＰＡ部の出力信号に所定レベルのダイナミックレンジを提供する、フィードバック回路を提供する；ＰＡ部は、ＤＡＣコア部の出力側において複数の調整可能な電力増幅器（ＰＡ）を含む；ＤＡＣコア部の各ＤＡＣビットの後に、複数の調整可能な電力増幅器（ＰＡ）のうちの対応する１つの電力増幅器が続く。；ＤＡＣ最下位ビット（ＬＳＢビット）の出力はまず、ＤＡＣコア部内のＲ−２Ｒはしご型回路網と組み合わせられ、それから、複数の電力増幅器（ＰＡ）の第１の部分のうち対応する接続された１つにより増幅される；ＤＡＣ最上位ビット（ＭＳＢビット）の出力は、はじめに「線形に符号化」されて、それから、複数の電力増幅器（ＰＡ）の第２の部分のうち対応する接続された１つにより増幅される；フィードバック較正回路により、複数の電力増幅器の出力の少なくとも１つが、検出、収集、及び分析されて、制御信号が発生される。；制御信号は、低電力高ダイナミックレンジのＤＡＣコア部及び／又は電力増幅器部及び／又はデジタル予歪回路の設定を調整するために適用される。

本開示の別の態様では、システムは、デジタル信号を対応するアナログ信号に変換するデジタル／アナログ変換器（ＤＡＣ）コア部と、ＤＡＣコア部の出力へ接続されてアナログ信号の電力を増幅する電力増幅器（ＰＡ）部とを備え、ここでＰＡ部は、ＤＡＣコア部の出力に複数の調整可能な電力増幅器（ＰＡ）を含む。

このシステムはさらに、次に挙げる特徴の１以上を含むことができる：ＤＡＣコア部の各ＤＡＣビットの後には、複数の調整可能な電力増幅器（ＰＡ）のうちの対応する１つが続く；ＤＡＣ最下位ビット（ＬＳＢビット）の出力はまず、ＤＡＣコア部内のＲ−２Ｒはしご型回路網と組み合わせられ、それから、複数の電力増幅器（ＰＡ）の第１の部分のうち対応する接続された１つにより増幅される；ＤＡＣ最上位ビット（ＭＳＢビット）の出力は、はじめに「線形に符号化」されて、それから、複数の電力増幅器（ＰＡ）の第２の部分のうち対応する接続された１つにより増幅される；予歪回路、ＤＡＣコア部、電力増幅器（ＰＡ）部、及び較正回路は、単一の集積回路チップ上に集積され、主回路ブロック間のインターフェースを高度に制御することにより、帯域幅、ダイナミックレンジ、及び出力電力に関して、回路の性能を最大化できるようにする；ＤＡＣコア部及び電力増幅器（ＰＡ）部は、単一の集積回路チップ上に集積される；較正は、電力増幅器部を調整する信号を、電力増幅されたアナログ信号に応じて生成する；較正回路は、電力増幅器部の出力信号へ接続され、複数の利得調整可能な電力増幅器（ＰＡ）のための制御信号を、電力増幅されたアナログ信号に応じて生成する；ＤＡＣ最下位ビット（ＬＳＢビット）の出力はまず、ＤＡＣコア部内のＲ−２Ｒはしご型回路網と組み合わせられ、それから、複数の電力増幅器（ＰＡ）の第１の部分のうち対応する接続された１つにより増幅される。

本開示の１又は複数の実施形態の詳細を、以下の添付図面及び発明の詳細な説明で述べる。本開示の他の特徴、目的、及び効果は、発明の詳細な説明、図面、及び請求項から明らかになる。

本開示によるデジタル／アナログ変換器システムのブロック図である。 本開示の別の実施形態によるデジタル／アナログ変換器システムのブロック図である。 本発明の実施形態によるデジタルアナログ回路で用いられる、デジタル／アナログコア部及び電力増幅器部のブロック図である。 本発明の別の実施形態によるデジタルアナログ回路で用いられる、デジタル／アナログコア部及び電力増幅器部のブロック図である。 本発明の別の実施形態によるデジタルアナログ回路で用いられる、デジタル／アナログコア部、電力増幅器部、及び較正回路のブロック図である。 本発明の実施形態によるデジタルアナログ回路で用いられる、図４のデジタル／アナログコア部、電力増幅器部、及び較正回路、並びに予歪回路を製造するために用いられるさまざまな技術を示す図である。 本発明の実施形態によるデジタルアナログ回路で用いられる、図４のデジタル／アナログコア部、電力増幅器部、及び較正回路、並びに予歪回路を製造するために用いられるさまざまな技術を示す図である。さまざまな図面において、類似の参照記号は類似の要素を示す。

図１Ａを参照すると、デジタル／アナログ（ＤＡＣ）システム１０は、デジタル信号１４が供給されるデジタル予歪回路１２を有するように示されている。デジタル予歪回路１２は、記述される方法でデジタル信号１４を歪め、ここではデジタル信号１４の１又は複数のビットを変更することにより歪める。したがって、例えばデジタル信号のビットが図１Ａに示すように００１０００１１０１１１０である場合、デジタル予歪回路１２は、デジタル信号１４の１又は複数のビットを変更した出力デジタル信号１４’を生成することができる。このように、例えばデジタル信号のビットが００１０００１１０１１１０である場合に、デジタル信号１４の最下位ビットが変更されている。

ＤＡＣシステム１０は、歪みデジタル信号１４’を、対応するアナログ信号１８に変換するデジタル／アナログ変換器（ＤＡＣ）コア部１６を含む。例えば、ここでＤＡＣコア部１６は、Ｒ−２ＲタイプＤＡＣである。以下でより詳細に述べるように、ＤＡＣコア部１６は、ＤＡＣコア部１６へ供給される制御信号２６に従ってデジタル／アナログ変換を実行する。

アナログ信号１８は、電力増幅器（ＰＡ）部２０の入力へ供給され、電力増幅器（ＰＡ）部２０がアナログ信号１８の電力を増幅し、それによりＤＡＣシステム１０の出力２２を生成できるようにする。

ＤＡＣシステム１０は較正回路２４を含み、較正回路２４は電力増幅器２０の出力へ接続されており、出力２２の電力増幅されたアナログ信号に応じて、ＤＡＣコア部１６のための制御信号２６と、予歪回路１２のための線路３２上の制御信号と、電力増幅器部２０のための線路３３上の制御信号とを、記述される方法で生成する。

入力デジタル信号１４は、はじめにデジタル予歪回路１２により予歪され、後続のＤＡＣコア部１６及びＰＡ部２０の既知の（あらかじめ特徴づけられている）非線形性を補償する。予歪デジタル信号１４’は、次にＤＡＣコア部１６の入力へ供給され、ＤＡＣコア部はこの信号を必要な帯域幅の予歪低電力アナログ波形信号１８に変換する。次にこの予歪低電力アナログ波形信号１８が、高効率電力増幅器（ＰＡ）部２０の入力に印加され、効率電力増幅器（ＰＡ）部は信号１８を増幅して、特定レベルのダイナミックレンジをもつ高電力アナログ波形出力２２を生成する。このレベルのダイナミックレンジは、ＤＡＣコア部１６及び電力増幅器部２０の双方の線形性の制約を考慮し、入力デジタル信号１４を、予歪回路１２を用いて意図的に崩して（又は予歪して）デジタル信号１４’を生成することにより達成される。

フィードバック較正回路２４は、ＰＡ部の出力２２で波形を検出して、該信号をアナログ／デジタル変換器（ＡＤＣ）２９において対応するデジタル信号に変換し、かつ検出した波形信号１２を、較正回路２４内の誤り発生回路３１のメモリ３０にあらかじめ記憶されている基準波形と比較して、デジタル誤り訂正信号すなわち信号２６を発生するために設けられる。このデジタル誤り訂正信号２６は、すでに述べたように、ＤＡＣコア部１６への入力へ供給され、線路２６上の信号を介してＤＡＣコア部１６の個々の変換器のビットのバイアス設定を調整する。バイアス信号が、電力増幅器部２０の利得及び位相応答を調整するために、線路３３を介して電力増幅器部２０へ供給され、そして予歪回路１２の予歪を制御するために線路３２を介して供給され、これにより、ＰＡ部２０の非線形性及びダイナミックレンジが補償される。ここで、この実施形態では、デジタル予歪回路１２は、ＤＡＣコア部１６／ＰＡ部２０を組み合わせた入力側で、ＤＡＣコア部１６及びＰＡ部２０の両方について、あらかじめ求められた非線形性を補正するように構成される。較正回路２４はフィードバック回路を提供し、フィードバック回路は、ＰＡ部２０の出力で波形信号２２を検出し、検出した波形信号２２を、メモリ３０に記憶されているあらかじめ記憶された基準波形と比較して、線路２６、３２、及び３３上にデジタル誤り訂正信号を発生する。このような構成では、デジタル予歪回路１２をフィードバック較正回路２４と組み合わせて、アンプ出力電力信号２２に応じて使用することにより、低電力高ダイナミックレンジのＤＡＣコア部１６及び／又は電力増幅器２０（例えば、バイアス、再構成可能な整合ネットワーク）及び／又はデジタル予歪回路１２の設定を調整し、出力高電力ＲＦ信号２２（すなわち、電力増幅器（ＰＡ）部２０の出力）のダイナミックレンジを最大化できるようにする。

示されるように、較正回路２４は、ＰＡバイアス振幅及び位相補正テーブル３７ａ（例えば、読み出し専用メモリ（ＲＯＭ））と、ＤＡＣコア補正テーブル３７ｂと、予歪テーブル３７ｃとを含み、これら全てに、誤り回路により生成された線路２６上のデジタル誤り信号が供給される。ＰＡバイアス振幅及び位相補正テーブル３７ａの出力は、線路３３上にＰＡ部２０のための制御信号を生成し、ＤＡＣコア補正テーブル３７ｂは、線路２６上にＤＡＣコアのための制御信号を生成し、予歪テーブル３７ｃは、線路３２上に予歪回路１２のための制御信号を生成する。

ＰＡバイアス振幅及び位相補正テーブル３７ａ、ＤＡＣコア補正テーブル３７ｂ、及び予歪テーブル３７ｃに記憶されるデータは、較正手順により得られる。例えば、入力デジタル信号のビットサイズがＮであれば、線路１４へ供給することができる２^Ｎの可能な入力デジタルワード（すなわち、入力信号の振幅レンジ）が存在する。ここでＮは整数である。較正モード中に、ＰＡ部の出力が較正回路２４への入力から減結合され、かつメモリ３０が誤り回路３１から減結合されている状態で、２^Ｎの可能な入力デジタルワードのそれぞれが線路１４へ供給されて、図に示していないが、テスト装置（例えば、コンピュータではないもの）は、線路２６、３２、及び３３上の制御信号の最適な組み合わせを求めるためにＰＡ部の出力を監視して、線路２６、３２、及び３３上に制御信号を発生する。加えて、この較正テストは、線路２６、３２、及び３３上の制御信号の最適な組み合わせを求めるために、２^Ｎの可能な入力デジタルワードの異なるタイムシーケンスで動的に実行される。較正手順の結果は、２^Ｎの可能な入力デジタルワードのノミナルを求めるために用いられ、このノミナルは、ＰＡバイアス振幅及び位相補正テーブル３７ａ、ＤＡＣコア補正テーブル３７ｂ、及び予歪テーブル３７ｃに記憶される補正項と関連付けられるものであり、その結果システム１０は、最大利得を、最小の歪み及び最大のダイナミックレンジで提供することができる。

この２^Ｎの可能な入力デジタルワードのノミナルは、メモリ３０に記憶される。メモリ３０は、誤り回路３１へ接続される。図示されていないが、テスト装置が２^Ｎの可能な入力デジタルワードを誤り回路３１へ供給する。２^Ｎの可能な入力デジタルワードのそれぞれが誤り回路３１へ供給されるので、２^Ｎの誤りワードが、ＰＡ部の出力がモニタされている状態で線路２６、３２、及び３３の制御信号を発生し、線路２６、３２、及び３３上の制御信号の最適な組み合わせを求める。求められた制御信号は、Ｐ／Ａバイアス振幅及び位相補正テーブル３７ａ、ＤＡＣコア補正テーブル３７ｂ、及び予歪テーブル３７ｃにデータを提供し、それらのテーブルに記憶される。このように、テーブル３７ａ、３７ｂ、及び３７ｃのそれぞれには、２^Ｎの誤り項が記憶される。

正常運転中は、ＰＡ部の出力２２は、較正回路２４へ接続されており、上記したノミナルのデジタルワードはメモリ３１に記憶される。したがって、線路２２上の出力アナログ信号は、ＡＤＣ２９により対応するデジタルワードに変換される。この生成されたデジタルワードが、メモリ３１に記憶されているデジタルワードと比較される。これらのデジタルワードの差が、ＰＡバイアス振幅及び位相補正テーブル３７ａ、ＤＡＣコア補正テーブル３７ｂ、及び予歪テーブル３７ｃへ供給されて、線路３２、２６、及び３３上のそれぞれに、適正な制御信号が発生される。

図１Ｂを参照すると、ここでは、システム１０’は動的較正を用いている。図１Ａのメモリ３０は、誤り訂正回路２４’へ供給される線路１４上の入力信号と置き換えられている。ここでも、較正モード中に、ＰＡ部２０の出力が較正回路２４’への入力から減結合されている状態で、２^Ｎの可能な入力デジタルワードのそれぞれが線路１４へ供給され、かつ、コンピュータ（図示なし）が、ＰＡ部２０の出力がモニタされている状態で線路２６、３２、及び３３上に制御信号を発生し、線路２６、３２、及び３３上の制御信号の最適な組み合わせを求めることができるようにする。さらに、この較正テストは、線路２６、３２、及び３３上の制御信号の最適な組み合わせを求めるために、２^Ｎの可能な入力デジタルワードの異なるタイムシーケンスで動的に実行される。較正手順の結果は、２^Ｎの可能な入力デジタルワードを発生するために用いられ、これらはＰＡバイアス振幅及び位相補正テーブル３７ａ’、ＤＡＣコア補正テーブル３７ｂ’、及び予歪テーブル３７ｃ’に記憶される補正項と関連付けられるものであり、その結果システム１０’は、最大利得を、最小の歪み及び最大のダイナミックレンジで提供することができる。発生された２^Ｎの補正項は、ＰＡバイアス振幅及び位相補正テーブル３７ａ’、ＤＡＣコア補正テーブル３７ｂ’、及び予歪テーブル３７ｃ’に記憶される。ＰＡバイアス振幅及び位相補正テーブル３７ａ’、ＤＡＣコア補正テーブル３７ｂ’、及び予歪テーブル３７ｃ’は、さらに多くの補正項を記憶することができ、２以上の可能なデジタルワードがシステム１０’へ供給される間の各可能なタイムシーケンスにつき１つを記憶することができる。

ここで図２を参照すると、この実施形態では、ＰＡ部２０は、ＤＡＣコア部２０の出力で利得及び／又は位相を調整することができる複数の電力増幅器（ＰＡ）２０ａを含む。ここで、ＤＡＣコア部１６の各ＤＡＣビットの後には、複数の調整可能な電力増幅器（ＰＡ）２０ａのうちの対応する１つが続く。そして合算器２１で複数の（ＰＡ）２０全ての出力を組み合わせることにより、高電力高ダイナミックレンジＲＦ信号が構築される。

ここで図３を参照すると、この実施形態では、ＤＡＣ最下位ビット（ＬＳＢビット）の出力はまず、ＤＡＣコア部１６内のＲ−２Ｒはしご型回路網３６と組み合わせられ、それから、複数の電力増幅器（ＰＡ）２０ｂの第１の部分のうち対応する接続された１つにより増幅される。一方、ＤＡＣ最上位ビット（ＭＳＢビット）の出力は、はじめに「線形に符号化」４０されて、それから、複数の電力増幅器（ＰＡ）２０ａの第２の部分のうち対応する接続された１つにより増幅される。そして加算器２１で、複数の電力増幅器（ＰＡ）２０ａ、２０ｂの第１の部分の出力と第２の部分の出力とを組み合わせることにより、高電力高ダイナミックレンジＲＦ信号が構築される。

ここで図４を参照すると、ＰＡ部２０の複数の電力増幅器２０ａの出力の全て（又はいくつか）が、較正回路２４により検出、収集、及び分析され、制御信号３３がフィードバック較正回路２４により発生される。これらの制御信号３３ａは、低電力高ダイナミックレンジのＤＡＣコア部１６及び／又は電力増幅器部２０ａ（例えば、バイアスの、再構成可能なマッチングネットワーク）及び／又はデジタル予歪回路１２の設定を調整するために適用され、出力高電力ＲＦ信号のダイナミックレンジを最大化できるようにする。

ここで図５及び６を参照すると、構成の全て又は一部は、単一のチップ上に不均一に集積されており、各部品は最も適切な半導体技術で実装されている。例えば、ＤＡＣコア部はシリコンで、ＰＡはＩＩＩ−Ｖ族で実装される。

例えば、デジタル予歪回路、ＤＡＣコア部、ＬＳＢ電力増幅器、及び較正回路は、低電力高速ＣＭＯＳで実装されるが、ＭＳＢ電力増幅器は、高周波高電力高線形性ＩＩＩ−Ｖ族技術（例えば、ＧａＮ ＨＥＭＴ又はＩｎＰ ＨＢＴ又はＧａＡｓ ＨＢＴ又はＧａＡｓ ｐＨＥＭＴ）で実装される。帯域幅及び静的ダイナミックレンジを最大化するために、ＤＡＣコア部は、最も高速なスイッチング速度をもつバイポーラ技術（ＩｎＰ ＨＢＴ）で実装される。帯域幅、出力電力、及びダイナミックレンジの増大は、構成の全て又はいくつかの部分を単一のチップ上に備えることにより相互接続面積を低減することで実現される。

本開示の実施形態のいくつかを記載した。しかし、本開示の精神及び範囲から逸脱することなしに、さまざまな修正を行うことができる。したがって、別の実施形態も以下に記す請求項の範囲内にある。

Claims (20)

1. システムであって、
   デジタル信号が供給され、該デジタル信号を歪めるデジタル予歪回路と、
   較正回路の出力へ接続されて、歪められた前記デジタル信号を対応するアナログ信号へ変換するデジタル／アナログ変換器（ＤＡＣ）コア部であって、該ＤＡＣコア部は、ＤＡＣコア部へ供給される制御信号に従い変換を実行する、デジタル／アナログ変換器（ＤＡＣ）コア部と、
   前記ＤＡＣコア部の出力へ接続されて、アナログ信号の電力を増幅する電力増幅器（ＰＡ）部と、
   前記電力増幅器部の出力信号へ接続されて、前記ＤＡＣコア部のための前記制御信号を、電力増幅されたアナログ信号の前記電力に応じて生成する較正回路と
   を備える、システム。
2. 請求項１記載のシステムであって、前記予歪回路は、入力信号を、前記ＤＡＣ部及び前記ＰＡ部における予想される歪みの関数として歪め、前記ＰＡ部の前記出力信号に所定レベルのダイナミックレンジを提供する、システム。
3. 請求項１記載の回路であって、該回路は、前記ＰＡ部の出力信号の波形を検出し、検出した前記波形をあらかじめ記憶されている基準波形と比較して、デジタル誤り訂正信号を発生するフィードバック較正回路を含み、該デジタル誤り訂正信号は、前記ＤＡＣコア部の個々の変換器のビットのバイアス設定を調整するために）前記ＤＡＣコア部への入力（、及び／又は前記電力増幅器部の入力、及び／又は前記デジタル予歪回路の入力へ供給されて、前記ＤＡＣコア部及びＰＡ部の非線形性を補償する、回路。
4. 請求項１記載の回路であって、前記デジタル予歪回路は、ＤＡＣコア部／ＰＡ部を組み合わせた前記入力で、前記ＤＡＣコア部及び前記ＰＡ部の両方について、あらかじめ求められた非線形性を補正するように構成される、回路。
5. 請求項３記載の回路であって、前記較正回路は、フィードバック回路を提供し、該フィードバック回路は、前記ＰＡ部の出力信号で前記波形を検出して、検出した前記波形をあらかじめ記憶されている基準波形と比較してデジタル誤り訂正信号を発生し、前記ＤＡＣコア部の出力を調整して、前記ＰＡ部の前記出力信号に所定レベルのダイナミックレンジを提供する回路である、回路。
6. 請求項３記載の回路であって、前記ＰＡ部は、前記ＤＡＣコア部の前記出力に複数の調整可能な電力増幅器（ＰＡ）を含む、回路。
7. 請求項６記載の回路であって、前記ＤＡＣコア部の各ＤＡＣビットの後に、前記複数の調整可能な電力増幅器（ＰＡ）のうち対応する１つが続く、回路。
8. 請求項７記載の回路であって、ＤＡＣ最下位ビット（ＬＳＢビット）の前記出力は、まず前記ＤＡＣコア部内のＲ−２Ｒはしご型回路網と組み合わせられ、それから、前記複数の電力増幅器（ＰＡ）の第１の部分のうち接続された前記対応する１つにより増幅される、回路。
9. 請求項８記載の回路であって、ＤＡＣ最上位ビット（ＭＳＢビット）の前記出力は、はじめに「線形に符号化」されて、それから、前記複数の電力増幅器（ＰＡ）の第２の部分のうち対応する接続された１つにより増幅される、回路。
10. 請求項９記載の回路であって、少なくとも１つの前記複数の電力増幅器の前記出力は、前記フィードバック較正回路により、検出、収集、及び分析されて前記制御信号が発生される、回路。
11. 請求項９記載の回路であって、前記制御信号は、前記ＤＡＣコア部及び／又は電力増幅器部及び／又はデジタル予歪回路の設定を調整するために適用される、回路。
12. システムであって、
    デジタル信号を対応するアナログ信号に変換するデジタル／アナログ変換器（ＤＡＣ）コア部と、
    前記ＤＡＣコア部の出力へ接続されて、アナログ信号の電力を増幅する電力増幅器（ＰＡ）部とを備え、
    前記ＰＡ部は、前記ＤＡＣコア部の前記出力に複数の調整可能な電力増幅器（ＰＡ）を含む、システム。
13. 請求項１２記載の回路であって、前記ＤＡＣコア部の各ＤＡＣビットの後に、前記複数の調整可能な電力増幅器（ＰＡ）の対応する１つが続く、回路。
14. 請求項１３記載の回路であって、ＤＡＣ最下位ビット（ＬＳＢビット）の前記出力は、まず前記ＤＡＣコア部内のＲ−２Ｒはしご型回路網と組み合わせられ、それから、前記複数の電力増幅器（ＰＡ）の第１の部分のうち接続された前記対応する１つにより増幅される、回路。
15. 請求項１４記載の回路であって、ＤＡＣ最上位ビット（ＭＳＢビット）の前記出力は、はじめに「線形に符号化」されて、それから、前記複数の電力増幅器（ＰＡ）の第２の部分のうち対応する接続された１つにより増幅される、回路。
16. 請求項１記載の回路であって、前記予歪回路、ＤＡＣコア部、電力増幅器（ＰＡ）部、及び較正回路は、単一の集積回路チップ上に集積され、主回路ブロック間のインターフェースを高度に制御することにより、帯域幅、ダイナミックレンジ、及び出力電力に関して、回路の性能を最大化する、回路。
17. 請求項１記載の回路であって、前記ＤＡＣコア部及び電力増幅器（ＰＡ）部は、単一の集積回路チップ上に集積される、回路。
18. 請求項１記載の回路であって、前記較正は、前記電力増幅器部を調整するための信号を、前記電力増幅されたアナログ信号に応じて生成する、回路。
19. 請求項１２記載の回路であって、前記電力増幅器部の前記出力信号へ接続されており、前記電力増幅されたアナログ信号に応じて、前記複数の利得調整可能な電力増幅器（ＰＡ）のための制御信号を生成する較正回路を含む、回路。
20. 請求項１９記載の回路であって、ＤＡＣ最下位ビット（ＬＳＢビット）の前記出力は、まず前記ＤＡＣコア部内のＲ−２Ｒはしご型回路網と組み合わせられ、それから、前記複数の電力増幅器（ＰＡ）の第１の部分のうち接続された前記対応する１つにより増幅される、回路。

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