KR101453854B1 - 디지털 아날로그 변환기 - Google Patents

디지털 아날로그 변환기 Download PDF

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KR101453854B1 KR1020127022243A KR20127022243A KR101453854B1 KR 101453854 B1 KR101453854 B1 KR 101453854B1 KR 1020127022243 A KR1020127022243 A KR 1020127022243A KR 20127022243 A KR20127022243 A KR 20127022243A KR 101453854 B1 KR101453854 B1 KR 101453854B1
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레이티언 캄파니
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Abstract

시스템은, 디지털 신호를 왜곡하도록 상기 디지털 신호를 공급받는 디지털 전-왜곡(pre-distortion) 회로, 상기 왜곡된 디지털 신호를 상응하는 아날로그 신호로 변환하도록 상기 조정 회로의 출력에 연결되고, 디지털 아날로그 변환기(Digital-to-Analog Converter; DAC) 코어부에 공급되는 제어 신호에 따라 상기 변환을 수행하는 상기 DAC 코어부, 상기 아날로그 신호의 전력을 증폭하도록 상기 DAC 코어부의 출력에 연결된 전력 증폭기(power amplifier; PA)부, 및 상기 전력 증폭된 아날로그 신호의 상기 전력에 응답하여 상기 DAC 코어부에 대한 상기 제어 신호를 생성하도록 상기 PA부의 출력 신호에 연결된 조정(calibration) 회로를 포함한다.

Description

디지털 아날로그 변환기{DIGITAL-TO-ANALOG CONVERTER (DAC)}
본 발명은 일반적으로 디지털 아날로그 변환기(Digital-to-Analog Converters; DAC)들에 관한 것으로서, 더욱 상세하게는 고 전력 디지털 아날로그 변환기들에 관한 것이다.
당해 기술분야에서 알려진 바와 같이, 종래의 디지털 아날로그 변환기(Digital-to-Analog Converters; DAC)들에 대한 설계는 가능한 최대의 대역폭 및 동적 범위를 동시에 달성하는 데에 초점이 맞추어져 왔다. 상대적으로 저전압에 기반한 상기 대역폭 및 상기 동적 범위를 강조하는 (Si 및 SiGe 양극성, Si CMOS, InP HBT) 기술들 및 구조들의 사용에 의해 높은 출력 전력의 획득이 제한되어 왔다. 한편, 요구되는 출력 전력 레벨들에 도달하도록 고품질 DAC 출력 신호가 증폭기에 의해 증폭될 수 있으나, DAC 출력에서의 상기 증폭기의 사용은 동적 범위와 효율성간의 상반관계(trade-off)에 따른 대가를 요구한다. 상기 동적 범위를 보존하기 위해서는, 증폭기가 상대적으로 낮은 효율성을 가지고 선형 범위에서 동작하여야만 하고, 이는 높은 주된 전력 소모를 야기하고, 종종 열 관리 문제를 가져온다. 증폭기를 보다 높은 효율성을 가지도록 비선형 영역에서 사용하여 열적 문제들을 완화하면, 증폭기의 선형성 및 이에 따른 출력 신호의 동적 범위가 악화된다.
종래의 DAC 설계에서는, 2차 요구(2nd order requirement)만을 만족하는 출력 전력으로 전력 소모를 최소화하면서 대역폭 및 동적 범위를 동시에 최대화하는 것이 강조됨으로써, 결과적으로, 현재의 DAC들 (및 직접 디지털 합성기(Direct Digital Synthesizer; DDS)들)은 상대적으로 낮은 출력 전력 레벨들(< 0 dBm)을 가진다.
보다 높은 출력 전력 레벨들을 요구하는 시스템들(예를 들어, 요소-레벨 디지털 빔형성 구조(element-level digital beamforming architecture)를 가지는 능동 전자 주사식 배열들(Active Electronically Scanned Arrays; AESAs)에 대하여, DAC 출력은 효율성을 희생하여 상기 동적 범위를 보존하도록 선형 증폭기들에 의해 증폭되거나, 동적 범위를 희생하여 효율성을 극대화하도록 비선형 증폭기들에 의해 증폭되는 것이 필요하다.
그러므로, 고 대역폭, 고 동적 범위 및 고 출력 전력을 가지면서 전력 효율성을 가진 DAC가 요구된다.
본 발명의 목적은 고 대역폭, 고 동적 범위 및 고 출력 전력을 가지면서 전력 효율성을 가진 DAC를 제공하는 것이다.
본 발명의 일 실시예에 따라, 디지털 신호를 왜곡하도록 상기 디지털 신호를 공급받는 디지털 전-왜곡(pre-distortion) 회로, 상기 왜곡된 디지털 신호를 상응하는 아날로그 신호로 변환하도록 상기 조정 회로의 출력에 연결되고, 디지털 아날로그 변환기(Digital-to-Analog Converter; DAC) 코어부에 공급되는 제어 신호에 따라 상기 변환을 수행하는 상기 DAC 코어부, 상기 아날로그 신호의 전력을 증폭하도록 상기 DAC 코어부의 출력에 연결된 전력 증폭기(power amplifier; PA)부, 및 상기 전력 증폭된 아날로그 신호의 상기 전력에 응답하여 상기 DAC 코어부에 대한 상기 제어 신호를 생성하도록 상기 PA부의 출력 신호에 연결된 조정(calibration) 회로를 포함하는 시스템이 제공된다.
이러한 구성에서, 상기 입력 디지털 신호는 뒤따르는 상기 DAC 코어부 및 PA부의 알려진(이미 특징지어진) 비선형성을 보상하도록 우선 전-왜곡된다. 이러한 전-왜곡된 디지털 신호는 이를 요구되는 대역폭을 가지는 전-왜곡된 저전력 아날로그 파형으로 변환하는 상기 DAC 코어부의 입력에 제공된다.
이러한 전-왜곡된 저전력 아날로그 파형은, 신호를 증폭하고 소정의 레벨의 동적 범위를 가지는 고전력 아날로그 파형을 생성하는 상기 고효율 전력 증폭기부의 입력에 인가된다. 상기 동적 범위의 이러한 레벨은, 상기 DAC 코어부 및 상기 PA부 모두의 선형성 제한을 고려하고, 상기 전-왜곡 회로를 이용하여 상기 입력 디지털 신호에 의도적으로 오류를 발생시킴으로써(전-왜곡함으로써) 달성될 수 있다.
일 실시예에서, 상기 PA부의 출력의 파형을 감지하고, 상기 감지된 파형과 미리 저장된 기준 파형을 비교하여 디지털 에러 교정 신호를 생성하는 피드백 교정 회로가 제공된다. 이러한 디지털 에러 교정 신호는, 상기 DAC 코어부 파형을 수정하여 상기 PA부의 비선형성을 더욱 보상하기 위하여, 상기 DAC 코어부의 각각의 변환기 비트들의 바이어스 설정들을 조절하도록 상기 DAC 코어부의 입력에 제공된다.
일 실시예에서, 상기 DAC 코어부 및 상기 PA부의 조합의 입력에 위치한 상기 디지털 전-왜곡 회로는 상기 DAC 코어부 및 상기 PA부의 미리 결정된 비선형성들을 교정하도록 배치된다.
일 실시예에서, 상기 교정 회로는, 상기 PA부의 상기 출력 신호의 상기 파형을 감지하고, 상기 PA부의 상기 출력 신호가 소정의 레벨의 동적 범위를 가지도록 상기 감지된 파형을 미리 저장된 기준 파형과 비교하여 상기 전력 증폭기(예를 들어, 바이어스, 재구성 가능한 매칭 네트워크들)를 조절하기 위한 디지털 에러 교정 신호를 생성하는 피드백 회로로서 동작한다.
일 실시예에서, 상기 교정 회로는, 상기 PA부의 상기 출력 신호의 상기 파형을 감지하고, 상기 PA부의 상기 출력 신호가 소정의 레벨의 동적 범위를 가지도록 상기 감지된 파형을 미리 저장된 기준 파형과 비교하여 상기 전-왜곡 회로를 조절하기 위한 디지털 에러 교정 신호를 생성하는 피드백 회로로서 동작한다.
이러한 구성에서, 상기 증폭기 출력 전력에 응답하는 상기 피드백 교정과 함께 디지털 전-왜곡의 사용은 출력 고전력 RF 신호(즉, 상기 PA부의 출력)의 동적 범위를 최대화할 목적으로 상기 저전력 고 동적 범위 DAC 코어부 및/또는 전력 증폭기의 설정들(예를 들어, 바이어스, 재구성 가능한 매칭 네트워크들), 및/또는 디지털 전-왜곡 회로의 설정들을 조절한다.
일 실시예에서, 상기 PA부는 상기 DAC 코어부의 상기 출력에 위치한 복수의 조절 가능한 전력 증폭기들을 포함한다.
일 실시예에서, 상기 DAC 코어부의 각 DAC 비트는 상기 복수의 조절 가능한 전력 증폭기들 중 상응하는 전력 증폭기에 인가된다. 고전력 고 동적 범위 RF 신호가 상기 복수의 전력 증폭기들 모두의 출력들을 조합함으로써 생성된다. 이러한 구성은 요구되는 동적 범위 레벨을 가지면서 시스템의 출력에서 아날로그 신호를 생성함에 있어서 개별적의 DAC 비트들의 증폭된 신호들의 독립된 제어에 보다 유연성을 제공한다.
다른 실시예에서, 상기 DAC 코어부의 최하위 비트들의 출력들은 상기 DAC 코어부에 포함된 R-2R 래더 네트워크에 의해 우선 조합되고, 상기 복수의 전력 증폭기들 중 상응하는 제1 일부에 의해 증폭되며, 상기 DAC 코어부의 최상위 비트들의 출력들은 우선 선형적으로 부호화, 예를 들어, 온도계 코드(thermometer code)로 부호화되고, 상기 복수의 전력 증폭기들 중 상응하는 제2 일부에 의해 증폭된다. 고전력 고 동적 범위 RF 신호가 상기 복수의 전력 증폭기들의 상기 제1 일부 및 상기 제2 일부의 출력들을 조합함으로써 생성된다.
일 실시예에서, 상기 복수의 전력 증폭기들의 모두(또는 일부)의 출력들은 감지, 수집 및 분석되고, 상기 제어 신호들은 상기 피드백 조정 회로에 의해 생성된다. 이러한 제어 신호들은 출력 고전력 RF 신호의 동적 범위를 최대화할 목적으로 상기 저전력 고 동적 범위 DAC 코어부 및/또는 전력 증폭기의 설정들(예를 들어, 바이어스, 재구성 가능한 매칭 네트워크들), 및/또는 디지털 전-왜곡 회로의 설정들을 조절하도록 인가된다.
일 실시예에서, 상기 구성의 모두 또는 일부들은 상기 구성의 각각이 가장 적합한 반도체 기술로 구현되면서 단일 칩 상에 이종으로(heterogeneously) 집적된다. 예를 들어, 상기 DAC 코어부는 반도체로 구현되고, 전력 증폭기들은 III-V족 화합물로 구현될 수 있다.
일 실시예에서, 상기 디지털 전-왜곡 회로, 상기 DAC 코어부, LSB 전력 증폭기들, 및 상기 조정 회로는 저전력 고속 CMOS 기술로 구현되는 반면, MSB 전력 증폭기들은 고주파수 고전력 고선형성 III-V족 기술(예를 들어, GaN HEMT, InP HBT, GaAs HBT, 또는 GaAs pHEMT)로 구현된다.
다른 실시예에서, 대역폭 및 정적인 동적 범위를 최대화하도록, 상기 DAC 코어부는 최고의 스위칭 속도를 가지는 바이폴라 기술(예를 들어, InP HBT)로 구현될 수 있다. 상기 구성의 모두 또는 일부를 단일 칩에 형성함으로써 연결(interconnect) 치수를 감소시킴으로써 대역폭, 출력 전력 및 동적 범위의 증가를 가져올 수 있다.
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본 발명의 일 실시예에 따른 시스템은, 디지털 신호를 왜곡하도록 상기 디지털 신호를 공급받는 디지털 전-왜곡 회로, 상기 왜곡된 디지털 신호를 상응하는 아날로그 신호로 변환하도록 상기 조정 회로의 출력에 연결되고, DAC 코어부에 공급되는 제어 신호에 따라 상기 변환을 수행하는 상기 DAC 코어부, 상기 아날로그 신호의 전력을 증폭하도록 상기 DAC 코어부의 출력에 연결된 PA부, 및 상기 전력 증폭된 아날로그 신호의 상기 전력에 응답하여 상기 DAC 코어부에 대한 상기 제어 신호를 생성하도록 상기 PA부의 출력 신호에 연결된 조정(calibration) 회로를 포함한다.
상기 시스템은 다음의 특징들을 하나 이상 더 포함할 수 있다. 상기 디지털 전-왜곡 회로는 상기 PA부의 상기 출력 신호가 소정의 레벨의 동적 범위를 가지도록 상기 DAC 코어부 및 상기 PA부의 예상되는 왜곡에 따라 상기 입력 신호를 왜곡한다. 상기 PA부의 상기 출력 신호의 파형을 감지하고, 상기 감지된 파형을 미리 저장된 기준 파형과 비교하여 디지털 에러 교정 신호를 생성하는 피드백 교정 회로를 포함한다. 상기 디지털 에러 교정 신호는 상기 DAC 코어부 및 상기 PA부의 비선형성을 보상하도록 (상기 DAC 코어부의 각각의 변환기 비트들의 바이어스 설정들을 조절하도록) 상기 DAC 코어부의 입력, 상기 PA부의 입력, 및/또는 상기 디지털 전-왜곡 회로의 입력에 공급된다. 상기 DAC 코어부 및 상기 PA부의 조합의 입력에 위치한 상기 디지털 전-왜곡 회로는 상기 DAC 코어부 및 상기 PA부의 미리 결정된 비선형성들을 교정하도록 배치된다. 상기 교정 회로는, 상기 PA부의 상기 출력 신호의 상기 파형을 감지하고, 상기 PA부의 상기 출력 신호가 소정의 레벨의 동적 범위를 가지도록 상기 감지된 파형을 미리 저장된 기준 파형과 비교하여 상기 DAC 코어부의 상기 출력을 조절하기 위한 디지털 에러 교정 신호를 생성하는 피드백 회로로서 동작한다. 상기 PA부는 상기 DAC 코어부의 상기 출력에 위치한 복수의 조절 가능한 전력 증폭기들을 포함한다. 상기 DAC 코어부의 각 DAC 비트는 상기 복수의 조절 가능한 전력 증폭기들 중 상응하는 전력 증폭기에 인가된다. 상기 DAC 코어부의 최하위 비트들의 출력들은 상기 DAC 코어부에 포함된 R-2R 래더 네트워크에 의해 우선 조합되고, 상기 복수의 전력 증폭기들 중 상응하는 제1 일부에 의해 증폭된다. 상기 DAC 코어부의 최상위 비트들의 출력들은 우선 선형적으로 부호화되고, 상기 복수의 전력 증폭기들 중 상응하는 제2 일부에 의해 증폭된다. 상기 복수의 전력 증폭기들 중 적어도 하나의 전력 증폭기의 출력은 감지, 수집 및 분석되고, 상기 제어 신호들은 상기 피드백 조정 회로에 의해 생성된다. 상기 제어 신호들은 상기 DAC 코어부, 상기 PA부, 및/또는 상기 디지털 전-왜곡 회로의 설정들을 조절하도록 인가된다.
본 발명의 다른 실시예에 따른 시스템은, 디지털 신호를 상응하는 아날로그 신호로 변환하는 DAC 코어부, 및 상기 아날로그 신호의 전력을 증폭하도록 상기 DAC 코어부의 출력에 연결된 PA부를 포함하고, 상기 PA부는 상기 DAC 코어부의 상기 출력에 위치한 복수의 조절 가능한 전력 증폭기들을 포함한다.
상기 시스템은 다음의 특징들을 하나 이상 더 포함할 수 있다. 상기 DAC 코어부의 각 DAC 비트는 상기 복수의 조절 가능한 전력 증폭기들 중 상응하는 전력 증폭기에 인가된다. 상기 DAC 코어부의 최하위 비트들의 출력들은 상기 DAC 코어부에 포함된 R-2R 래더 네트워크에 의해 우선 조합되고, 상기 복수의 전력 증폭기들 중 상응하는 제1 일부에 의해 증폭된다. 상기 DAC 코어부의 최상위 비트들의 출력들은 우선 선형적으로 부호화되고, 상기 복수의 전력 증폭기들의 상응하는 제2 일부에 의해 증폭된다. 상기 디지털 전-왜곡 회로, 상기 DAC 코어부, 상기 PA부, 및 상기 조정 회로는, 주요 회로 블록들 사이의 인터페이스들에 대한 향상된 제어를 제공함으로써 대역폭, 동적 범위 및 출력 전력의 관점에서 회로 성능을 최대화하도록 단일한 집적 회로 칩에 집적된다. 상기 DAC 코어부 및 상기 PA부는 단일한 집적 회로 칩에 집적된다. 상기 조정부는 상기 전력 증폭된 아날로그 신호에 응답하여 상기 PA부를 조정하기 위한 신호들을 생성한다. 상기 전력 증폭된 아날로그 신호에 응답하여 상기 복수의 이득 조절 가능한 전력 증폭기들에 대한 제어 신호들을 생성하도록 상기 PA부의 출력 신호에 연결된 조정 회로를 더 포함한다. 상기 DAC 코어부의 최하위 비트들의 출력들은 상기 DAC 코어부에 포함된 R-2R 래더 네트워크에 의해 우선 조합되고, 상기 복수의 전력 증폭기들 중 상응하는 제1 일부에 의해 증폭된다.
본 발명의 하나 이상의 실시예들에 대한 자세한 설명들은 첨부된 도면들 및 아래의 상세한 설명에 기재된다. 본 발명의 다른 특징들, 목적들, 및 장점들은 상세한 설명 및 도면들로부터, 또한 특허청구범위로부터 명확하게 이해될 것이다.
본 발명에 따른 DAC는 고 대역폭, 고 동적 범위 및 고 출력 전력을 가지면서 전력 효율성을 가질 수 있다.
도 1a는 본 개시에 따른 디지털 아날로그 변환기 시스템의 블록도이다.
도 1b는 본 개시의 다른 실시예에 따른 디지털 아날로그 변환기 시스템의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 디지털 아날로그 회로에 사용되는 디지털 아날로그 코어부 및 전력 증폭기부의 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 디지털 아날로그 회로에 사용되는 디지털 아날로그 코어부 및 전력 증폭기부의 블록도이다.
도 4는 본 발명의 다른 실시예에 따른 디지털 아날로그 회로에 사용되는 디지털 아날로그 코어부, 전력 증폭기부 및 조정 회로의 블록도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 디지털 아날로그 회로에 사용되는 도 4의 디지털 아날로그 코어부, 전력 증폭기부 및 조정 회로와, 전-왜곡(pre-distortion) 회로를 제조하기 위한 다양한 기술들을 나타내는 도면들이다.
상술한 도면들에서 유사한 참조번호는 유사한 구성요소들을 나타낸다.
도 1a를 참조하면, 디지털 아날로그 변환기(DAC) 시스템(10)은 디지털 신호(14)를 공급받는 디지털 전-왜곡(pre-distortion) 회로(12)를 포함한다. 디지털 전-왜곡 회로(12)는 후술될 방식으로 디지털 신호(14)의 하나 또는 그 이상의 비트들을 변경함으로써 디지털 신호(14)를 왜곡한다. 예를 들어, 도 1a에 도시된 바와 같이, 디지털 신호(14)의 비트들이 “0010001101110”인 경우, 디지털 전-왜곡 회로(12)는 디지털 신호(14)의 하나 또는 그 이상의 비트들이 변경된 출력 디지털 신호(14’)를 생성할 수 있다. 예를 들어, 도 1a에서, “0010001101110”인 디지털 신호(14)의 최하위 비트가 변경되었다.
DAC 시스템(10)은 왜곡된 디지털 신호(14’)를 상응하는 아날로그 신호(18)로 변환하는 DAC 코어부(16)를 포함한다. 예를 들어, DAC 코어부(16)는 R-2R형 DAC일 수 있다. 상세히 후술될 바와 같이, DAC 코어부(16)는 DAC 코어부(16)에 공급되는 제어 신호(26)에 따라 상기 디지털 아날로그 변환을 수행한다.
아날로그 신호(18)는 전력 증폭기(Power Amplifier; PA)부(20)의 입력에 공급된다. PA부(20)는 아날로그 신호(18)의 전력을 증폭하여 DAC 시스템(10)의 출력(22)을 생성한다.
DAC 시스템(10)은 PA부(20)의 출력에 연결된 조정(calibration) 회로(24)를 포함한다. 조정 회로(24)는, 후술될 방식으로, 출력(22)에서의 상기 전력 증폭된 아날로그 신호에 응답하여 DAC 코어부(16)에 대한 제어 신호(26), 전-왜곡 회로(12)에 대한 라인(32)상의 제어 신호, 및 PA부(20)에 대한 라인(33)상의 제어 신호를 생성한다.
뒤따르는 DAC 코어부(16) 및 PA부(20)의 알려진(이미 특징지어진) 비선형성을 보상하도록 입력 디지털 신호(14)가 디지털 전-왜곡 회로(12)에 의해 우선적으로 전-왜곡된다. 전-왜곡된 디지털 신호(14’)는 DAC 코어부(16)의 입력에 인가되어 요구되는 대역폭을 가지는 전-왜곡된 저전력 아날로그 파형 신호(18)로 변환된다. 이러한 전-왜곡된 저전력 아날로그 파형 신호(18)는 고효율 PA부(20)의 입력에 인가되어 증폭됨으로써 소정의 레벨의 동적 범위를 가지는 고전력 아날로그 파형 출력(22)이 생성된다. 상기 소정의 레벨의 동적 범위는, DAC 코어부(16) 및 PA부(20) 모두의 선형성 제한을 고려하고, 전-왜곡 회로(12)를 이용하여 입력 디지털 신호(14)에 의도적으로 오류를 발생시켜(전-왜곡하여) 디지털 신호(14’)를 생성함으로써 달성될 수 있다.
피드백 조정 회로(24)는 PA부(20)의 출력(22)의 파형을 감지하고, 아날로그 디지털 변환기(Analog-to-Digital Converter; ADC)(29)에서 이러한 신호를 상응하는 디지털 신호로 변환하며, 조정 회로(24)내의 에러 생성 회로(31)에서 상기 감지된 파형 신호를 메모리(30)에 미리 저장된 기준 파형과 비교하여 디지털 에러 교정 신호, 즉 신호(26)를 생성한다. 상술한 이러한 디지털 에러 교정 신호(26)는 DAC 코어부(16)의 입력에 제공되어 DAC 코어부(16)의 개별적인 변환기 비트들의 바이어스 설정을 조절할 수 있고, 라인(33)을 통하여 PA부(20)에 바이어스 신호로서 인가되어 PA부(20)의 이득 및 위상 응답을 조절할 수 있으며, 라인(32)을 통하여 전-왜곡 회로(12)의 전-왜곡을 제어할 수 있고, 이에 따라, PA부(20)의 비선형성 및 동적 범위를 보상할 수 있다. 본 실시예에서, 디지털 전-왜곡 회로(12)는 DAC 코어부(16)와 PA부(20) 모두의 미리 결정된 비선형성을 보상하도록 DAC 코어부(16)/PA부(20) 조합의 입력에 배치된다. 조정 회로(24)는 PA부(20)의 출력의 파형 신호(22)를 감지하고, 상기 감지된 파형 신호(22)를 메모리(30)에 미리 저장된 기준 파형에 대하여 비교함으로써 라인들(26, 32, 33) 상의 디지털 에러 교정 신호들을 생성하는 피드백 회로를 제공한다. 이러한 구성으로 증폭기 출력 전력 신호(22)에 응답하는 피드백 조정 회로(24)와 함께 디지털 전-왜곡 회로(12)를 사용함으로써 저전력 고 동적 범위 DAC 코어부(16) 및/또는 전력 증폭기(20)의 설정들(예를 들어, 바이어스, 재구성 가능한 매칭 네트워크들(reconfigurable matching networks)), 및/또는 디지털 전-왜곡 회로(12)의 설정들을 조절하여 출력 고전력 RF 신호(22)(즉, PA부(20)의 출력)의 동적 범위를 최대화할 수 있다.
도시된 바와 같이, 조정 회로(24)는 에러 회로(31)에 의해 생성된 라인(26)상의 디지털 에러 신호를 공급받는 PA 바이어스 진폭(amplitude) 및 위상(phase) 교정 테이블(37a)(예를 들어, 리드 온리 메모리(Read Only Memory; ROM)), DAC 코어 교정 테이블(37b) 및 전-왜곡 테이블(37c)을 포함한다. PA 바이어스 진폭 및 위상 교정 테이블(37a)은 라인(33)에 PA부(20)에 대한 제어 신호를 생성하고, DAC 코어 교정 테이블(37b)는 라인(26)에 DAC 코어부(16)에 대한 제어 신호를 생성하며, 전-왜곡 테이블(37c)은 라인(33)에 전-왜곡 회로(12)에 대한 제어 신호를 생성한다.
PA 바이어스 진폭 및 위상 교정 테이블(37a), DAC 코어 교정 테이블(37b) 및 전-왜곡 테이블(37c)에 저장된 데이터는 교정 처리(calibration procedure)에 의해 획득된다. 예를 들어, 입력 디지털 신호의 비트 크기가 N(N은 정수)인 경우, 라인(14)을 통하여 2N 개의 가능한 입력 디지털 워드들(즉, 입력 신호들의 크기 범위)이 제공될 수 있다. 조정 모드 동안, 상기 2N 개의 가능한 입력 디지털 워드들 각각이 라인(14)에 제공되고, PA부(20)의 출력은 조정 회로(24)의 입력으로부터 분리되며, 메모리(30)는 에러 회로(31)로부터 분리되고, (예를 들어, 컴퓨터가 아닌) 테스트 장비(미도시)는 라인들(26, 32, 33)상의 제어 신호들의 최적 조합을 결정하도록 PA부(20)의 출력이 모니터링되면서 라인들(26, 32, 33)상의 제어 신호들을 생성할 수 있다. 또한, 이러한 조정 테스트는 라인들(26, 32, 33)상의 제어 신호들의 최적 조합을 결정하도록 서로 다른 시간 순서들의 상기 2N 개의 가능한 입력 디지털 워드들을 이용하여 동적으로 수행될 수 있다. 상기 조정 처리의 결과는 상기 2N 개의 가능한 입력 디지털 워드들 중 PA 바이어스 진폭 및 위상 교정 테이블(37a), DAC 코어 교정 테이블(37b) 및 전-왜곡 테이블(37c)에 저장될 교정 항들(correction terms)과 관련된 공칭(nominal) 입력 디지털 워드를 결정하는 데에 이용되고, 이는 시스템(10)이 최소 왜곡을 가지는 최대 이득 및 최대 동적 범위를 제공하도록 할 수 있다.
이러한 공칭 입력 디지털 워드는 메모리(30)에 저장된다. 메모리(30)는 에러 회로(31)에 연결된다. 테스트 장비(미도시)는 2N 개의 가능한 입력 디지털 워드들을 에러 회로(31)에 공급한다. 상기 2N 개의 가능한 입력 디지털 워드들 각각이 에러 회로(31)에 공급됨에 따라, 라인들(26, 32, 33) 상의 제어 신호들의 최적 조합을 결정하도록 상기 PA부의 상기 출력이 모니터링되면서 에러 회로(31)는 2N 개의 에러 워드들을 생성한다. 상기 결정된 제어 신호들은 PA 바이어스 진폭 및 위상 교정 테이블(37a), DAC 코어 교정 테이블(37b) 및 전-왜곡 테이블(37c)에 대한 상기 데이터를 제공하고, 이러한 테이블들에 저장된다. 따라서, 테이블들(37a, 37b, 37c) 각각은 2N 개의 에러 항들을 저장하게 된다.
정상 동작 동안, PA부 출력(22)은 교정 회로(24)에 연결되고, 상술한 공칭 디지털 워드는 메모리(30)에 저장된다. 따라서, 라인(22) 상의 출력 아날로그 신호는 ADC(29)에 의해 상응하는 디지털 워드로 변환된다. 이와 같이 생성된 디지털 워드는 메모리(30)에 저장된 디지털 워드와 비교된다. 이러한 디지털 워드들 사이의 차이는 라인들(32, 26, 33) 상의 적절한 제어 신호들을 생성하도록 PA 바이어스 진폭 및 위상 교정 테이블(37a), DAC 코어 교정 테이블(37b) 및 전-왜곡 테이블(37c)에 각각 제공된다.
도 1b를 참조하면, 시스템(10’)은 동적 교정을 사용한다. 도 1b에서는, 도 1a의 메모리(30)가 에러 교정 회로(24’)에 공급되는 라인(14)상의 입력 신호로 대체되었다. 다시, 상기 교정 모드 동안, 2N 개의 가능한 입력 디지털 워드들 각각이 라인(14)에 공급되고, PA부(20)의 출력이 교정 회로(24’)의 입력으로부터 분리되며, 컴퓨터(미도시)는 라인들(26, 32, 33) 상의 제어 신호들의 최적 조합을 결정하도록 PA부(20)의 출력이 모니터링되면서 라인들(26, 32, 33) 상의 제어 신호들을 생성한다. 또한, 상기 교정 테스트는 라인들(26, 32, 33)상의 제어 신호들의 최적 조합을 결정하도록 서로 다른 시간 순서들의 2N 개의 가능한 입력 디지털 워드들을 이용하여 동적으로 수행된다. 이러한 교정 처리의 결과는 PA 바이어스 진폭 및 위상 교정 테이블(37a’), DAC 코어 교정 테이블(37b’) 및 전-왜곡 테이블(37c’)에 저장될 교정 항들과 관련된 2N 개의 가능한 입력 디지털 워드들을 생성하는 데에 이용되고, 이는 시스템(10’)이 최소 왜곡을 가지고 최대 이득 및 최대 동적 범위를 제공하도록 할 수 있다. 상기 2N 개의 생성된 교정 항들은 PA 바이어스 진폭 및 위상 교정 테이블(37a’), DAC 코어 교정 테이블(37b’) 및 전-왜곡 테이블(37c’)에 저장된다. PA 바이어스 진폭 및 위상 교정 테이블(37a’), DAC 코어 교정 테이블(37b’) 및 전-왜곡 테이블(37c’)은 보다 많은 교정 항들을 저장할 수 있고, 2 이상의 가능한 디지털 워드들 사이의 가능한 시간 순서 각각에 대하여 하나가 시스템(10’)에 공급될 수 있는 것을 이해할 수 있을 것이다.
도 2를 참조하면, 본 실시예에서, PA부(20)는 DAC 코어부(20)의 출력에 위치한 이득 및/또는 위상을 조절 가능한 복수의 전력 증폭기들(PAs)(20a)을 포함한다. 여기서, DAC 코어부(16)의 각 DAC 비트에는 상기 복수의 조절 가능한 전력 증폭기들(20a) 중 상응하는 하나가 뒤따른다. 합산기(21)에서 PA들(20a)의 출력들을 조합함으로써 고 전력 고 동적 범위 RF 신호가 생성된다.
도 3을 참조하면, 본 실시예에서, DAC 출력의 최하위 비트들(LSBs)은 우선 DAC 코어부(16)내의 R-2R 래더 네트워크(36)에 의해 조합되고, 복수의 전력 증폭기들 중 상응하게 연결된 제1 일부(20b)에 의해 증폭된다. 또한, DAC 출력의 최상위 비트들(MSBs)은 우선 선형적으로 부호화(40)되고, 복수의 전력 증폭기들 중 상응하게 연결된 제2 일부(20a)에 의해 증폭된다. 합산기(21)에 의해 상기 복수의 전력 증폭기들의 제1 일부(20a) 및 제2 일부(20b)의 출력들이 조합됨으로써, 고 전력 및 고 동적 범위의 RF 신호가 생성된다.
도 4를 참조하면, PA부(20)의 복수의 전력 증폭기들(20a)의 전부(또는 일부)의 출력들이 조정 회로(24)에 의해 감지, 수집, 및 분석되고, 제어 신호들(33a)이 피드백 조정 회로(24)에 의해 생성된다. 이러한 제어 신호들(33a)은, 출력 고 전력 RF 신호의 동적 범위를 최대화하기 위하여, 저전력 및 고 동적 범위의 DAC 코어부(16) 및/또는 전력 증폭기부(20a)의 설정들(예를 들어, 바이어스, 재구성 가능한 매칭 네트워크들) 및/또는 디지털 전-왜곡 회로(12)의 설정들을 조절하도록 인가된다.
도 5 및 도 6을 참조하면, 구성요소들 각각이 가장 적합한 반도체 기술로 구현되면서 구성의 모두 또는 일부들이 단일 칩 상에 이종으로(heterogeneously) 집적된다. 예를 들어, DAC 코어부는 반도체로 구현되고, PA들은 III-V족 화합물로 구현될 수 있다.
예를 들어, 디지털 전-왜곡 회로, DAC 코어부, LSB 전력 증폭기들 및 조정 회로는 저전력 및 고속 CMOS로 구현되고, 반면 MSB 전력 증폭기들은 고주파수, 고전력 및 고선형성 III-V족 기술(예를 들어, GaN HEMT, InP HBT, GaAs HBT 또는 GaAs pHEMT)로 구현될 수 있다. 대역폭 및 정적인 동적 범위를 최대화하도록, 상기 DAC 코어부는 최고의 스위칭 속도를 가지는 바이폴라 기술(예를 들어, InP HBT)로 구현될 수 있다. 상기 구성의 모두 또는 일부를 단일 칩에 형성함으로써 연결(interconnect) 치수를 감소시킴으로써 대역폭, 출력 전력 및 동적 범위의 증가를 가져올 수 있다.
본 개시의 다수의 실시예들에 대하여 상술하였으나, 본 개시의 의미 및 범위를 벗어나지 않는 범위에서 다양한 변경이 가능함을 이해할 수 있을 것이다. 즉, 다음의 특허청구범위 및 그 균등한 범위 내에서 다양한 실시예들이 구체적으로 구현될 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 디지털 신호를 왜곡하도록 상기 디지털 신호를 공급받는 디지털 전-왜곡(pre-distortion) 회로;
    상기 왜곡된 디지털 신호를 상응하는 아날로그 신호로 변환하고, 디지털 아날로그 변환기(Digital-to-Analog Converter; DAC) 코어부에 공급되는 제어 신호에 따라 상기 변환을 수행하는 상기 DAC 코어부;
    상기 아날로그 신호의 전력을 증폭하도록 상기 DAC 코어부의 출력에 연결된 전력 증폭기(power amplifier; PA)부; 및
    상기 전력 증폭된 아날로그 신호의 상기 전력에 응답하여 상기 DAC 코어부에 공급되는 상기 제어 신호를 생성하도록 상기 PA부의 출력 신호에 연결된 조정(calibration) 회로를 포함하고,
    상기 조정 회로는, 상기 PA부의 상기 출력 신호의 파형을 감지하고, 상기 감지된 파형을 미리 저장된 기준 파형과 비교하여 디지털 에러 교정 신호를 생성하는 피드백 조정 회로를 포함하고,
    상기 디지털 에러 교정 신호는, 상기 DAC 코어부 및 상기 PA부의 비선형성을 보상하기 위하여 상기 DAC 코어부의 각각의 변환기 비트들의 바이어스 설정들을 조절하도록 상기 DAC 코어부의 입력, 상기 PA부의 입력, 및 상기 디지털 전-왜곡 회로의 입력에 공급되는 것을 특징으로 하는 시스템.
  2. 제 1 항에 있어서, 상기 디지털 전-왜곡 회로는 상기 PA부의 상기 출력 신호가 소정의 레벨의 동적 범위를 가지도록 상기 DAC 코어부 및 상기 PA부의 예상되는 왜곡에 따라 상기 입력 신호를 왜곡하는 것을 특징으로 하는 시스템.
  3. 삭제
  4. 제 1 항에 있어서, 상기 DAC 코어부 및 상기 PA부의 조합의 입력에 위치한 상기 디지털 전-왜곡 회로는 상기 DAC 코어부 및 상기 PA부의 미리 결정된 비선형성들을 교정하도록 배치된 것을 특징으로 하는 시스템.
  5. 제 1 항에 있어서, 상기 피드백 조정 회로는 상기 PA부의 상기 출력 신호의 상기 파형을 감지하고, 상기 PA부의 상기 출력 신호가 소정의 레벨의 동적 범위를 가지도록 상기 감지된 파형을 상기 미리 저장된 기준 파형과 비교하여 상기 DAC 코어부의 상기 출력을 조절하기 위한 상기 디지털 에러 교정 신호를 생성하는 것을 특징으로 하는 시스템.
  6. 제 1 항에 있어서, 상기 PA부는 상기 DAC 코어부의 상기 출력에 위치한 복수의 전력 증폭기들을 포함하는 것을 특징으로 하는 시스템.
  7. 제 6 항에 있어서, 상기 DAC 코어부의 각 DAC 비트는 상기 복수의 전력 증폭기들 중 상응하는 전력 증폭기에 인가되는 것을 특징으로 하는 시스템.
  8. 제 7 항에 있어서, 상기 DAC 코어부의 최하위 비트들의 출력들은 상기 DAC 코어부에 포함된 R-2R 래더 네트워크에 의해 우선 조합되고, 상기 복수의 전력 증폭기들 중 상응하는 제1 일부에 의해 증폭되는 것을 특징으로 하는 시스템.
  9. 제 8 항에 있어서, 상기 DAC 코어부의 최상위 비트들의 출력들은 우선 선형적으로 부호화되고, 상기 복수의 전력 증폭기들 중 상응하는 제2 일부에 의해 증폭되는 것을 특징으로 하는 시스템.
  10. 제 9 항에 있어서, 상기 복수의 전력 증폭기들 중 적어도 하나의 전력 증폭기의 출력은 감지, 수집 및 분석되고, 상기 제어 신호는 상기 피드백 조정 회로에 의해 생성되는 것을 특징으로 하는 시스템.
  11. 제 9 항에 있어서, 상기 제어 신호는 상기 DAC 코어부, 상기 PA부, 및 상기 디지털 전-왜곡 회로의 설정들을 조절하도록 인가되는 것을 특징으로 하는 시스템.
  12. 디지털 신호를 상응하는 아날로그 신호로 변환하는 디지털 아날로그 변환기(Digital-to-Analog Converter; DAC) 코어부; 및
    상기 아날로그 신호의 전력을 증폭하도록 상기 DAC 코어부의 출력에 연결된 전력 증폭기(Power Amplifier; PA)부를 포함하고,
    상기 PA부는 상기 DAC 코어부의 상기 출력에 위치한 복수의 전력 증폭기들을 포함하고,
    상기 DAC 코어부의 각 DAC 비트는 상기 복수의 전력 증폭기들 중 상응하는 전력 증폭기에 인가되고,
    상기 DAC 코어부의 최하위 비트들의 출력들은 상기 DAC 코어부에 포함된 R-2R 래더 네트워크에 의해 우선 조합되고, 상기 복수의 전력 증폭기들 중 상응하는 제1 일부에 의해 증폭되는 것을 특징으로 하는 시스템.
  13. 삭제
  14. 삭제
  15. 제 12 항에 있어서, 상기 DAC 코어부의 최상위 비트들의 출력들은 우선 선형적으로 부호화되고, 상기 복수의 전력 증폭기들의 상응하는 제2 일부에 의해 증폭되는 것을 특징으로 하는 시스템.
  16. 제 1 항에 있어서, 상기 디지털 전-왜곡 회로, 상기 DAC 코어부, 상기 PA부, 및 상기 조정 회로는, 주요 회로 블록들 사이의 인터페이스들에 대한 제어를 제공함으로써 대역폭, 동적 범위 및 출력 전력을 증가시키도록 단일한 집적 회로 칩에 집적되는 것을 특징으로 하는 시스템.
  17. 제 1 항에 있어서, 상기 DAC 코어부 및 상기 PA부는 단일한 집적 회로 칩에 집적되는 것을 특징으로 하는 시스템.
  18. 제 1 항에 있어서, 상기 조정 회로는 상기 전력 증폭된 아날로그 신호에 응답하여 상기 PA부를 조정하기 위한 신호들을 생성하는 것을 특징으로 하는 시스템.
  19. 디지털 신호를 상응하는 아날로그 신호로 변환하는 디지털 아날로그 변환기(Digital-to-Analog Converter; DAC) 코어부; 및
    상기 아날로그 신호의 전력을 증폭하도록 상기 DAC 코어부의 출력에 연결된 전력 증폭기(Power Amplifier; PA)부를 포함하고,
    상기 PA부는 상기 DAC 코어부의 상기 출력에 위치한 복수의 전력 증폭기들을 포함하고,
    상기 전력 증폭된 아날로그 신호에 응답하여 상기 복수의 전력 증폭기들에 대한 제어 신호들을 생성하도록 상기 PA부의 출력 신호에 연결된 조정 회로를 더 포함하는 것을 특징으로 하는 시스템.
  20. 제 19 항에 있어서, 상기 DAC 코어부의 최하위 비트들의 출력들은 상기 DAC 코어부에 포함된 R-2R 래더 네트워크에 의해 우선 조합되고, 상기 복수의 전력 증폭기들 중 상응하는 제1 일부에 의해 증폭되는 것을 특징으로 하는 시스템.
  21. 제 6 항에 있어서, 상기 전력 증폭기들은 조절 가능한 전력 증폭기들인 것을 특징으로 하는 시스템.
  22. 제 7 항에 있어서, 상기 전력 증폭기들은 조절 가능한 전력 증폭기들인 것을 특징으로 하는 시스템.
  23. 제 12 항에 있어서, 상기 전력 증폭기들은 조절 가능한 전력 증폭기들인 것을 특징으로 하는 시스템.
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