KR100710777B1

KR100710777B1 - 진폭 조정 회로

Info

Publication number: KR100710777B1
Application number: KR1020060005350A
Authority: KR
Inventors: 히로히사 스즈끼; 가즈오 하세가와; 에이지 아까마
Original assignee: 산요덴키가부시키가이샤
Priority date: 2005-01-19
Filing date: 2006-01-18
Publication date: 2007-04-24
Also published as: JP2006203418A; US20060176084A1; TW200629831A; US7262650B2; CN1809042A; KR20060084380A; TWI314824B

Abstract

단순한 구조로 진폭 레벨의 조정을 가능하게 하고 또한 조정된 진폭 레벨의 온도 변화에 대한 안정화를 도모하기 위해, 가변 전류원의 가변 전류가 제1 내지 제3 트랜지스터에 각각 복제되는 제1 커런트 미러부와, 가변 전류가 제11 내지 제13 트랜지스터에 각각 복제되는 제2 커런트 미러부와, 제6, 제7 트랜지스터에 의해 구성되고 가변 전류를 복제한 제2 트랜지스터의 전류가 제6 트랜지스터에 흐르는 제3 커런트 미러부와, 제8, 제9 트랜지스터에 의해서 구성되고 가변 전류를 복제한 제12 트랜지스터의 전류가 제8 트랜지스터에 흐르는 제4 커런트 미러부와, 제1 및 제2 도전형 트랜지스터를 직렬 접속하여 구성되고 제7 또는 제9 트랜지스터의 전류 레벨에 따른 출력 신호를 생성하는 인버터부와, 제15, 제14 트랜지스터에 의해 구성되고 또한 제15 트랜지스터의 전류가 제14 트랜지스터에 복제되고 또한 제14 트랜지스터의 전류가 제7 트랜지스터로부터의 토출 전류로 되는 제5 커런트 미러부와, 제5, 제4 트랜지스터에 의해 구성되고 또한 제5 트랜지스터의 전류가 제4 트랜지스터에 복제되고 또한 제4 트랜지스터의 전류가 제9 트랜지스터로의 흡입 전류로 되는 제6 커런트 미러부를 갖는 진폭 조정 회로.

진폭 조정 회로, 저항 소자, 커런트 미러

Description

진폭 조정 회로{AMPLITUDE ADJUSTING CIRCUIT}

도 1은 본 발명의 제1 실시예에 따른 제1 진폭 조정 회로의 구성을 도시하는 도면.

도 2는 본 발명의 제1 실시예에 따른 제1 진폭 조정 회로에 있어서, 입력 신호(VIN1)의 파형과, 그것에 응답하는 출력 신호(VOUT1)의 파형을 도시하는 도면.

도 3은 본 발명의 제2 실시예에 따른 제2 진폭 조정 회로의 구성을 도시하는 도면.

도 4는 본 발명의 제2 실시예에 따른 제2 진폭 조정 회로에 있어서, 입력 신호(VIN1)와 가변 전압(V5)의 파형과, 그것에 응답하는 출력 신호(VOUT1)의 파형을 도시하는 도면.

도 5는 본 발명의 제3 실시예에 따른 제3 진폭 조정 회로의 구성을 도시하는 도면.

도 6은 플러스의 온도 특성을 나타내는 저항 소자 및 마이너스의 온도 특성을 나타내는 저항 소자 각각의 온도 특성의 예를 도시하는 도면.

도 7은 플러스의 온도 특성을 나타내는 저항 소자 및 마이너스의 온도 특성을 나타내는 저항 소자를 직렬 접속한 경우와 병렬 접속한 경우의 각각의 온도 특성의 예를 도시하는 도면.

도 8은 종래의 ASK 변조 회로의 구성을 도시하는 도면.

도 9는 종래의 ASK 변조 회로의 주요 신호의 파형을 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

10 : 기준 클럭 생성 회로

12, 14 : 앰프

16, 18 : 스위치 회로

20 : 절환 제어 회로

22 : LPF

50 : 후단 증폭 회로

100 : 제1 진폭 조정 회로

105 : 가변 전류원

110 : 제1 커런트 미러부

120 : 제2 커런트 미러부

130 : 제3 커런트 미러부

140 : 제4 커런트 미러부

150 : 인버터부

160 : 제5 커런트 미러부

170 : 제6 커런트 미러부

180 : 기준 전압 인가부

200 : 제2 진폭 조정 회로

205 : 가변 전압원

210 : 전압 전류 변환부

300 : 제3 진폭 조정 회로

310 : 온도 특성 보정부

[특허 문헌 1] 일본 공개특허 2001-119442호 공보

본 발명은, 진폭 조정 회로에 관한 것이다.

사무실의 LAN이나 자동차의 차량 탑재 네트워크 등의 통신 네트워크에 있어서, 여러 가지 규격의 신호에 의해서 기기 간의 디지털 신호의 전송이 행해지고 있다. 즉, 통신 네트워크는, 컴퓨터 및 그 주변 기기 상호를 연결하는 형태뿐만 아니라, 컴퓨터 이외의 각종 디지털 기기의 접속에도 이용되고 있다. 차량 탑재 네트워크는, 그 일례이며, 예를 들면, 이 차량 탑재 네트워크의 1개의 규격으로서, MOST(Media 0riented Systems Transport) 시스템이 제안되어 있다. MOST 시스템에서는, 링 형상의 차량 탑재 네트워크가 구성되고, 이것에, 카 내비게이션 시스템, CD/DVD 플레이어, 스피커, 디스플레이, 전화기 등의 각종 기기가 접속된다. 예를 들면, CD 플레이어가 재생한 디지털 신호를 차량 탑재 네트워크를 통하여 스피커로 전송한다. 그리고, 스피커에 있어서 디지털 신호를 음성으로 변환하여 출력하는 형태로 이용된다.

또한, 통신 네트워크 내에서의 디지털 신호의 전송 방식으로서는, 디지털 신호를 그대로 전송하는 베이스 밴드 방식이나, 디지털 신호로 반송파를 변조하여 얻어지는 아날로그 신호를 전송하는 브로드 밴드 방식이 있다. 여기서, 브로드 밴드 방식의 하나로서 진폭 편이 변조(Amplitude Shift Keying) 방식에 대하여 상술한다.

도 8은, 종래의 ASK 변조 회로의 구성을 도시하는 도면이다. 또한, 도 8에 도시하는 종래의 ASK 변조 회로는, 시리얼의 디지털 데이터인 송신 데이터(D)가 입력되고, 송신 데이터(D)의 비트값의 시간적인 변화에 따라서 진폭이 변화하는 ASK 변조 신호(S)를 생성하고, 네트워크로 출력하는 것이다.

이하, 도 9에 도시하는 종래의 ASK 변조 회로의 주요 신호의 파형도를 적절하게 참조하면서, 도 8에 도시하는 ASK 변조 회로의 구성을 설명한다.

기준 클럭 생성 회로(10)는, 송신 데이터(D)의 비트 레이트에 동기한 주파수의 클럭 신호(CL)를 생성한다. 즉, 송신 데이터(D)의 비트 레이트를 "r(bps)"이라고 하면, 클럭 신호(CL)의 주파수는 "n(자연수)×r(Hz)"이다.

앰프(12, 14)는, 직사각형파 형상의 클럭 신호(CL)가 각각 입력되고, 그 진폭 레벨을 소정 이득에 따라서 설정하는 것이다. 예를 들면, 앰프(12, 14)는, 각각 접지 전위(0 레벨)를 기준으로 해서 피크측과 보텀측으로 진폭하는 직사각형파 형상의 클럭 신호(CL1, CL2)를 생성한다(도 9의 (a), (b) 참조). 또한, 클럭 신호(CL1, CL2)는, 상호 진폭 레벨이 다르게 설정되어 있다.

절환 제어 회로(20)는, 송신 데이터(D)의 비트값을 클럭 신호(CL)에 동기하여 래치하고, 그 래치한 비트값에 기초하여, 스위치 회로(16, 18)의 온/오프를 제어하기 위한 제어 신호(SW)를 생성한다(도 9의 (c) 참조).

스위치 회로(16, 18)는, 절환 제어 회로(20)로부터 공급되는 제어 신호(SW)에 기초하여, 각각을 상보적으로 온/오프하는 것이다. 예를 들면, 제어 신호(SW)가 H레벨일 때, 스위치 회로(16)는 오프로 또한 스위치 회로(18)는 온으로 되고, 제어 신호(SW)가 L레벨일 때, 스위치 회로(16)는 온으로 또한 스위치 회로(18)는 오프로 된다. 또한, 스위치 회로(16, 18)의 각 출력을 합성한 신호가 LPF(22)에 입력된다.

LPF(22)는, 스위치 회로(16, 18)의 각 출력을 합성한 신호에 포함되는 고주파 성분을 제거하여, 원만한 정현파 형상의 ASK 변조 신호(S)를 생성하는 것이다(도 9의 (e) 참조).

또한, 이러한 종래의 ASK 변조 회로로서는, 예를 들면, 상기한 특허 문헌 1에 개시된다.

그런데, 도 8에 도시한 앰프(12, 14)와 같은 출력 신호의 진폭 레벨을 설정하는 회로(이하, 종래의 『진폭 설정 회로』라고 칭함)로서는, 앰프 내부의 회로 소자가 온도 특성을 갖고 있고, 각각의 이득이 온도 변화에 따라서 변화하는 문제가 있다. 이 결과로서, 진폭 레벨이 설정된 출력 신호는, 온도 변화에 수반하여 변동이 발생하게 된다. 또한, 출력 신호의 진폭 레벨을 변경할 때에는, 그에 따른 이득을 갖는 앰프로 치환할 필요가 있다.

그래서, 전술한 진폭 설정 회로와 같은 고정 이득형의 앰프가 아니고, 저항 래더형의 전자볼륨이나 감쇠기 등과 같은, 출력 신호의 진폭 레벨을 저항의 선택에 의해서 임의로 조정 가능하게 하는 회로(이하, 종래의 『진폭 조정 회로』라고 칭함)가 채용되는 경우가 많다. 그러나, 종래의 진폭 조정 회로는, 종래의 진폭 설정 회로와 마찬가지로, 온도 변화의 영향을 받기 쉽고, 출력 신호의 진폭 레벨의 변동이 큰 것이 알려져 있다. 또한, 종래의 진폭 조정 회로는, 유한 개수의 저항의 선택에 의해서 출력 신호의 진폭 레벨을 조정하는 구조인 이상, 세밀한 진폭 레벨의 조정을 하기에는 제약이 크고, 또한, 후단 회로의 동작 기준 전압을 임의로 선택하기 어렵다고 하는 문제도 있었다. 또한, 종래의 진폭 조정 회로는, 그 구성 자체가 복잡하고, 시스템 전체로서의 규모가 커진다는 문제도 발생하고 있었다.

전술한 과제를 해결하는 주된 본 발명은, 입력 신호에 따른 출력 신호의 진폭 레벨을 조정하는 진폭 조정 회로에 있어서, 가변 전류를 생성하는 가변 전류원(I1)과, 소스 전원 라인과 싱크 전원 라인 사이에 서로 반대의 도전형으로 되는 제1 도전형 트랜지스터(M1)와 제2 도전형 트랜지스터(M2)를 직렬 접속시켜 구성되고, 입력 신호의 논리 레벨을 반전시킨 출력 신호를 생성하는 인버터부와, 상기 소스 전원 라인측에 설치됨과 함께 서로의 제어 전극이 공통 접속된 2조의 제1 소스측 트랜지스터 중, 한쪽의 제1 소스측 트랜지스터(Q6)가 다이오드 접속되고, 다른 쪽의 제1 소스측 트랜지스터(Q7)가 상기 소스 전원 라인과 상기 제1 도전형 트랜지스 터(M1) 사이에 설치되고, 상기 가변 전류에 따른 전류가 상기 한쪽의 제1 소스측 트랜지스터(Q6)에 흐르는 제1 소스측 커런트 미러부와, 상기 싱크 전원 라인측에 설치됨과 함께 서로의 제어 전극이 공통 접속된 2조의 제1 싱크측 트랜지스터 중, 한쪽의 제1 싱크측 트랜지스터(Q8)가 다이오드 접속되고, 다른 쪽의 제1 싱크측 트랜지스터(Q9)가 상기 제2 도전형 트랜지스터(M2)와 상기 싱크 전원 라인 사이에 설치되고, 상기 가변 전류에 따른 전류가 상기 한쪽의 제1 싱크측 트랜지스터(Q8)에 흐르는 제1 싱크측 커런트 미러부와, 상기 싱크 전원 라인측에 설치됨과 함께 서로의 제어 전극이 공통 접속된 2조의 제2 싱크측 트랜지스터 중, 한쪽의 제2 싱크측 트랜지스터(Q15)가 다이오드 접속되고, 다른 쪽의 제2 싱크측 트랜지스터(Q14)가 상기 다른 쪽의 제1 소스측 트랜지스터(Q7)와 상기 제1 도전형 트랜지스터(M1)의 접속부와 상기 싱크 전원 라인 사이에 설치되고, 상기 가변 전류에 따른 전류가 상기 한쪽 및 상기 다른 쪽의 제2 싱크측 트랜지스터(Q15, Q14)에 흐름과 함께 상기 전류가 상기 다른 쪽의 제1 소스측 트랜지스터(Q7)에도 흐르는 제2 싱크측 커런트 미러부와, 상기 소스 전원 라인측에 설치됨과 함께 서로의 제어 전극이 공통 접속된 2조의 제2 소스측 트랜지스터 중, 한쪽의 제2 소스측 트랜지스터(Q5)가 다이오드 접속되고, 다른 쪽의 제2 소스측 트랜지스터(Q4)가 상기 소스 전원 라인과 상기 제2 도전형 트랜지스터(M2)와 상기 다른 쪽의 제1 싱크측 트랜지스터(Q9)와의 접속부 사이에 설치되고, 상기 가변 전류에 따른 전류가 상기 한쪽 및 상기 다른 쪽의 제2 소스측 트랜지스터(Q5, Q4)에 흐름과 함께 상기 전류가 상기 다른 쪽의 제1 싱크측 트랜지스터(Q9)에도 흐르는 제2 소스측 커런트 미러부를 갖고 있고, 상기 출 력 신호의 진폭 레벨이 상기 가변 전류에 따라서 조정됨과 함께, 상기 한쪽 및 상기 다른 쪽의 제1 소스측 트랜지스터(Q6, Q7)에 각각 흐르는 전류를 동일하게 하고, 또한, 상기 한쪽 및 상기 다른 쪽의 제1 싱크측 트랜지스터(Q8, Q9)에 각각 흐르는 전류를 동일하게 하는 것으로 한다.

<발명을 실시하기 위한 최량의 형태>

<제1 실시예>

===제1 진폭 조정 회로의 구성/동작===

도 1은, 본 발명의 제1 실시예에 따른 제1 진폭 조정 회로(100)의 구성을 도시하는 도면이다. 또한, 제1 진폭 조정 회로(100)는, 직사각형파 형상의 입력 신호(VIN1)를 논리 반전시킨 출력 신호(VOUT1)의 진폭 레벨을 조정하는 것이다. 제1 진폭 조정 회로(100)는, 예를 들면, ASK 변조 회로에 있어서의 클럭 신호의 진폭 레벨을 조정하는 회로(예를 들면, 도 8에 도시하는 앰프(12, 14))로서 이용된다.

제1 커런트 미러부(110)는, 전원 전위(Vcc)의 소스 전원 라인측에 설치한 제1 트랜지스터(Q1), 제2 트랜지스터(Q2), 제3 트랜지스터(Q3) 각각의 제어 전극(예를 들면, 후술하는 베이스 전극)끼리가 병렬 접속됨과 함께, 제1 트랜지스터(Q1)를 다이오드 접속하여 구성된다. 이 구성에 의해, 가변 전류원(105)의 가변 전류(I1)가 다이오드 접속된 제10 트랜지스터(Q10)에 흐름으로써, 가변 전류(I1)는 제1 내지 제3 트랜지스터(Q1, Q2, Q3)에 각각 복제된다.

또한, 본 실시예에 있어서, 제1 내지 제3 트랜지스터(Q1, Q2, Q3)로서는, PNP형 바이폴라 트랜지스터를 채용한다. 따라서, 제1 내지 제3 트랜지스터(Q1, Q2, Q3)에 있어서, 각 에미터 전극이 소스 전원 라인과 공통 접속되고, 각 베이스 전극이 공통 접속된다. 또한, 제1 트랜지스터(Q1)의 베이스 전극과 컬렉터 전극을 단락시켜 그 다이오드 접속을 실현한다. 또한, 제1 트랜지스터(Q1)와 제11 트랜지스터(Q11)는 소스 전원 라인과 싱크 전원 라인 사이에 직렬 접속하여 설치되는 것으로 한다. 이 구성에 의해, 가변 전류(I1)는, 제1 내지 제3 트랜지스터(Q1, Q2, Q3)의 컬렉터 전류로서 복제된다.

제2 커런트 미러부(120)는, 접지 전위(Gnd)의 싱크 전원 라인측에 설치한 제11 트랜지스터(Q11), 제12 트랜지스터(Q12), 제13 트랜지스터(Q13) 각각의 제어 전극(예를 들면, 후술하는 베이스 전극)끼리가 병렬 접속됨과 함께, 제11 트랜지스터(Q11)를 다이오드 접속하여 구성된다. 이 구성에 의해, 가변 전류원(105)의 가변 전류(I1)가 다이오드 접속된 제10 트랜지스터(Q10)에 흐름으로써, 가변 전류(I1)는 제11 내지 제13 트랜지스터(Q11, Q12, Q13)에 각각 복제된다.

또한, 본 실시예에 있어서, 제11 내지 제13 트랜지스터(Q11, Q12, Q13)로서는, NPN형 바이폴라 트랜지스터를 채용한다. 따라서, 제11 내지 제13 트랜지스터(Q11, Q12, Q13)에 있어서, 각 에미터 전극이 싱크 전원 라인과 공통 접속되고, 각 베이스 전극이 공통 접속된다. 또한, 제11 트랜지스터(Q1)의 베이스 전극과 컬렉터 전극을 단락시켜 그 다이오드 접속을 실현한다. 이 구성에 의해, 가변 전류(I1)는, 제11 내지 제13 트랜지스터(Q11, Q12, Q13)의 에미터 전류로서 복제된다.

또한, 본 실시예에 있어서, 제10 트랜지스터(Q10)로서는, PNP형 바이폴라 트랜지스터를 채용한다. 따라서, 제10 트랜지스터(Q10)에 있어서, 컬렉터 전극에 대 하여 가변 전류원(105)의 가변 전류(I1)를 공급시키고, 에미터 전극을 싱크 전원 라인과 접속시키고, 또한, 베이스 전극과 컬렉터 전극을 단락시켜 그 다이오드 접속을 실현한다. 또한, 제10 트랜지스터(Q10)의 베이스 전극은, 제2 커런트 미러부(120)에 있어서의 제11 내지 제13 트랜지스터(Q11, Q12, Q13)의 각 베이스 전극과 공통 접속시킨다. 이 구성에 의해, 가변 전류원(105)의 가변 전류(I1)가 제10 트랜지스터(Q10)에 흐름으로써, 가변 전류(I1)는 제1 내지 제3 트랜지스터(Q1, Q2, Q3)의 컬렉터 전류로서, 또한, 제11 내지 제13 트랜지스터(Q11, Q12, Q13)의 에미터 전류로서 각각 복제된다. 또한, 제10 트랜지스터(Q10)로서, NPN형 바이폴라 트랜지스터를 채용한 경우, 가변 전류원(105) 및 제10 트랜지스터(Q10)는, 제1 커런트 미러부(110)측에 접속되는 구성으로 된다.

제3 커런트 미러부(130)는, 본 발명에 따른 『제1 소스측 커런트 미러부』의 일 실시예이다. 제3 커런트 미러부(130)는, 제2 트랜지스터(Q2)의 싱크 전원 라인측에 직렬 접속되고 또한 다이오드 접속된 제6 트랜지스터(Q6)(『한쪽의 제1 소스측 트랜지스터』)와, 자신의 제어 전극(예를 들면, 후술하는 베이스 전극)이 제6 트랜지스터(Q6)의 제어 전극(예를 들면, 후술의 베이스 전극)과 접속된 제7 트랜지스터(Q7)(『다른 쪽의 제1 소스측 트랜지스터』)에 의해서 구성된다. 이 구성에 의해, 가변 전류(I1)를 복제한 제2 트랜지스터(Q2)의 컬렉터 전류가 제6 트랜지스터(Q6)에 흐른다.

또한, 본 실시예에 있어서, 제6, 제7 트랜지스터(Q6, Q7)로서는, NPN형 바이폴라 트랜지스터를 채용한다. 따라서, 제6, 제7 트랜지스터(Q6, Q7)의 베이스 전 극은 각각 공통 접속된다. 또한, 제6 트랜지스터(Q6)에 있어서, 컬렉터 전극이 제2 트랜지스터(Q2)의 컬렉터 전극과 접속되고, 에미터 전극이 제1 저항 소자(R1)를 통하여 기준 전압 인가부(180)와 접속되고, 또한, 컬렉터 전극과 베이스 전극을 단락시켜 그 다이오드 접속을 실현한다. 한편, 제7 트랜지스터(Q7)에 있어서, 컬렉터 전극이 소스 전원 라인과 접속되고, 에미터 전극이 인버터부(150)의 제1 도전형 트랜지스터(M1)의 소스 전원 라인측의 전극(예를 들면, 후술하는 소스 전극)과 접속된다.

제4 커런트 미러부(140)는, 본 발명에 따른 『제1 싱크측 커런트 미러부』의 일 실시예이다. 제4 커런트 미러부(140)는, 제12 트랜지스터(Q12)의 소스 전원 라인측에 직렬 접속되고 또한 다이오드 접속된 제8 트랜지스터(Q8)(『한쪽의 제1 싱크측 트랜지스터』)와, 자신의 제어 전극(예를 들면, 후술하는 베이스 전극)이 제8 트랜지스터(Q8)의 제어 전극(예를 들면, 후술하는 베이스 전극)과 접속된 제9 트랜지스터(Q9)(『다른 쪽의 제1 싱크측 트랜지스터』)에 의해서 구성된다. 이 구성에 의해, 가변 전류(I1)를 복제한 제12 트랜지스터(Q12)의 에미터 전류가 상기 제8 트랜지스터에 흐른다.

또한, 본 실시예에 있어서, 제8, 제9 트랜지스터(Q8, Q9)로서는, PNP형 바이폴라 트랜지스터를 채용한다. 따라서, 제8, 제9 트랜지스터(Q8, Q9)의 베이스 전극은 각각 공통 접속된다. 또한, 제8 트랜지스터(Q8)에 있어서, 컬렉터 전극이 제12 트랜지스터(Q2)의 컬렉터 전극과 접속되고, 에미터 전극이 제2 저항 소자(R2)를 통하여 기준 전압 인가부(180)와 접속되고, 또한, 컬렉터 전극과 베이스 전극을 단 락시켜 그 다이오드 접속을 실현한다. 한편, 제9 트랜지스터(Q9)에 있어서, 컬렉터 전극이 소스 전원 라인과 접속되고, 에미터 전극이 인버터부(150)의 제2 도전형 트랜지스터(M2)의 싱크 전원 라인측의 전극(예를 들면, 후술하는 소스 전극)과 접속된다.

인버터부(150)는, 제7 트랜지스터(Q7)의 싱크 전원 라인측에 직렬 접속되는 제1 도전형 트랜지스터(M1)와, 제9 트랜지스터(Q9)의 소스 전원 라인측과 직렬 접속되는 제2 도전형 트랜지스터(M2)를 직렬 접속시켜 구성된다. 또한, 제1 및 제2 도전형 트랜지스터는, 예를 들면, P형 MOS 트랜지스터와 N형 MOS 트랜지스터와 같이, 서로 반대의 도전형으로 하는 것이다.

인버터부(150)에 있어서, 제7 트랜지스터(Q7)의 에미터 전류가 제1 도전형 트랜지스터(M1)에 흐름과 함께 제9 트랜지스터(Q9)의 에미터 전류가 제2 도전형 트랜지스터(M2)에 흐른다. 또한, 인버터부(150)는, 직사각형파 형상 전압(V1)의 입력 신호(VIN1)의 논리 레벨에 따라서 제1 도전형 트랜지스터(M1)를 도통시켜 얻어지는 제7 트랜지스터(Q7)의 에미터 전류 레벨에 따른 한쪽의 논리 레벨(H레벨), 또는, 제2 도전형 트랜지스터(M2)를 도통시켜 얻어지는 제9 트랜지스터(Q9)의 에미터 전류 레벨에 따른 다른 쪽의 논리 레벨(L레벨) 중, 어느 한쪽을 가진 출력 신호(VOUT1)를 생성한다. 이 출력 신호(VOUT1)는, 인버터부(150)와 직접적으로 접속된 후단 증폭 회로(50)에 입력된다. 또한, 후단 증폭 회로(50)는, 입력 엣지의 변화시에 전류가 흘러, 소정의 증폭 동작을 행하는 회로로 한다.

또한, 본 실시예에 있어서, 제1 도전형 트랜지스터(M1) 및 제2 도전형 트랜 지스터(M2)로서는, 전압 구동의 MOS형 트랜지스터를 채용한다. 즉, 제1 도전형 트랜지스터(M1)과 제2 도전형 트랜지스터(M2)에 있어서, 게이트 전극끼리, 드레인 전극끼리가 각각 접속된다. 또한, 제1 도전형 트랜지스터(M1)에 있어서, 소스 전극이 트랜지스터(Q7)의 에미터 전극과 접속된다. 한편, 제2 도전형 트랜지스터(M2)에 있어서, 소스 전극이 트랜지스터(Q9)의 에미터 전극과 접속된다.

제5 커런트 미러부(160)는, 본 발명에 따른 『제2 싱크측 커런트 미러부』의 일 실시예이다. 제5 커런트 미러부(160)는, 제3 트랜지스터(Q3)의 싱크 전원 라인측에 직렬 접속되고 또한 다이오드 접속된 제15 트랜지스터(Q15)(『한쪽의 제2 싱크측 트랜지스터』)와, 자신의 제어 전극(예를 들면, 후술하는 베이스 전극)이 제15 트랜지스터(Q15)의 제어 전극(예를 들면, 후술하는 제어 전극)과 접속된 제14 트랜지스터(Q14)(『다른 쪽의 제2 싱크측 트랜지스터』)에 의해 구성된다. 또한, 제14 트랜지스터(Q14)의 소스 전원 라인측이 제7 트랜지스터(Q7)와 제1 도전형 트랜지스터(M1)의 접속부와 공통 접속된다. 이 구성에 의해, 가변 전류(I1)를 복제한 제3 트랜지스터(Q3)의 컬렉터 전류가 제15 트랜지스터(Q15)에 흐름과 함께, 제15 트랜지스터(Q15)의 전류가 제14 트랜지스터(Q14)에 복제되고, 또한, 제14 트랜지스터(Q14)의 전류가 제7 트랜지스터(Q17)로부터 토출되는 토출 전류(소스 전류)로 된다.

또한, 본 실시예에 있어서, 제14, 제15 트랜지스터(Q14, Q15)로서는, NPN형 바이폴라 트랜지스터를 채용한다. 따라서, 제14, 제15 트랜지스터(Q14, Q15)의 베이스 전극끼리가 각각 공통 접속된다. 또한, 제15 트랜지스터(Q15)에 있어서, 컬 렉터 전극이 트랜지스터(Q3)의 컬렉터 전극과 접속되고, 에미터 전극이 싱크 전원 라인과 접속되고, 또한, 컬렉터 전극과 베이스 전극을 단락시켜 그 다이오드 접속을 실현한다. 한편, 제14 트랜지스터(Q14)에 있어서, 컬렉터 전극이 트랜지스터(Q7)의 에미터 전극 및 제1 도전형 트랜지스터(M1)의 소스 전극과 공통 접속되고, 에미터 전극이 싱크 전원 라인과 접속된다.

제6 커런트 미러부(170)는, 본 발명에 따른 『제2 소스측 커런트 미러부』의 일 실시예이다. 제6 커런트 미러부(170)는, 제13 트랜지스터(Q13)의 소스 전원 라인측에 직렬 접속되고 또한 다이오드 접속된 제5 트랜지스터(Q5)(『한쪽의 제2 소스측 트랜지스터』)와, 자신의 제어 전극(예를 들면, 후술하는 베이스 전극)이 제5 트랜지스터(Q5)의 제어 전극과 접속된 제4 트랜지스터(Q4)(『다른 쪽의 제2 소스측 트랜지스터』)에 의해 구성된다. 또한, 제4 트랜지스터(Q4)의 싱크 전원 라인측이 제2 도전형 트랜지스터(M2)와 제9 트랜지스터(Q9)의 접속부와 공통 접속된다. 이 구성에 의해, 가변 전류(I1)를 복제한 제13 트랜지스터(Q13)의 전류가 제5 트랜지스터(Q5)에 흐름과 함께, 제5 트랜지스터(Q5)의 컬렉터 전류가 제4 트랜지스터에 복제되고, 또한, 제4 트랜지스터(Q4)의 컬렉터 전류가 제9 트랜지스터(Q9)에 흡입되는 흡입 전류(싱크 전류)로 된다.

또한, 본 실시예에 있어서, 제4, 제5 트랜지스터(Q4, Q5)로서는, PNP형 바이폴라 트랜지스터를 채용한다. 따라서, 제4, 제5 트랜지스터(Q4, Q5)의 베이스 전극끼리가 각각 공통 접속된다. 또한, 제5 트랜지스터(Q5)에 있어서, 컬렉터 전극이 트랜지스터(Q13)의 컬렉터 전극과 접속되고, 에미터 전극이 소스 전원 라인과 접속되고, 또한, 컬렉터 전극과 베이스 전극을 단락시켜 그 다이오드 접속을 실현한다. 한편, 제4 트랜지스터(Q4)에 있어서, 컬렉터 전극이 트랜지스터(Q9)의 에미터 전극 및 제2 도전형 트랜지스터(M2)의 소스 전극과 공통 접속되고, 에미터 전극이 소스 전원 라인과 접속된다.

전술한 구성을 나타내는 제1 진폭 조정 회로(100)에 있어서, 우선, 제2 커런트 미러부(120), 제4 커런트 미러부(140), 제6 커런트 미러부(170), 또, 인버터부(150)에 주목하여 설명한다.

가변 전류원(105)의 가변 전류(I1)가, 제2 커런트 미러부(120)에 있어서의 제11 내지 제13 트랜지스터(Q11, Q12, Q13)의 에미터 전류로서 각각 복제된다. 다음으로, 가변 전류(I1)를 복제한 제12 트랜지스터(Q12)의 에미터 전류가 제4 커런트 미러부(140)의 제8 트랜지스터(Q8)에 흐른다. 여기서, 제8 트랜지스터(Q8)에 흐르는 전류는, 가변 전류원(105)의 가변 전류(I1)와 개략 동일하게 설정된다.

한편, 가변 전류(I1)를 복제한 제13 트랜지스터(Q13)의 에미터 전류가 제6 커런트 미러부(170)의 제5 트랜지스터(Q5)에 흐른다. 여기서, 제5 트랜지스터(Q5)에 흐르는 전류는, 가변 전류원(105)의 가변 전류(I1)와 개략 동일하게 설정된다. 또한, 제6 커런트 미러부(170)내에 있어서, 제5 트랜지스터(Q5)의 컬렉터 전류는 제4 트랜지스터(Q4)의 컬렉터 전류로서 복제된다. 이 제4 트랜지스터(Q4)의 컬렉터 전류는, 제9 트랜지스터(Q9)에의 흡입 전류로 된다. 또한, 이 흡입 전류는, 가변 전류원(105)의 가변 전류(I1)와 개략 동일하게 설정된다.

전술한 설명에 의해, 제4 커런트 미러부(140)내에 있어서, 제8 트랜지스터 (Q8)의 에미터 전류와, 제9 트랜지스터(Q9)의 에미터 전류(싱크 전류)는 개략 동일하게 설정된 것으로 된다. 이 결과, 제8 트랜지스터(Q8)의 VBE(베이스/에미터간 전압)과, 제9 트랜지스터(Q9)의 VBE(베이스/에미터간 전압)도 마찬가지로 개략 동일하게 설정된다. 즉, 가변 전류원(105)의 가변 전류(I1)를 조정하는 단순한 구조에 의해서, 제9 트랜지스터(Q9)의 에미터 전류 및 VBE를 임의로 조정 가능하게 된다. 또한, 제9 트랜지스터(Q9)의 에미터 전류 및 VBE를 임의로 조정 가능하게 한 것에 의해, 인버터부(150)를 구성하는 제2 도전형 트랜지스터(M2)의 소스 전압, 나아가서는, 인버터부(150)의 출력 신호(VOUT1)의 보텀측의 진폭 레벨도 또한 마찬가지로 임의로 조정 가능하게 된다.

또한, 제8 트랜지스터(Q8)와 제9 트랜지스터(Q9)의 에미터 전류 및 VBE가 개략 동일하게 설정된 것에 수반하여, 제8 트랜지스터(Q8)와 제9 트랜지스터(Q9) 사이의 온도 특성의 상위에 기인한, 제9 트랜지스터(Q9)의 에미터 전류 및 VBE의 변화가 안정화되게 된다. 또한, 제8 트랜지스터(Q8)의 VBE는, 기준 전압 인가부(180)에 인가된 기준 전압과 제2 저항 소자(R2)의 전압에 의해 정해지는 것이다. 이 결과, 인버터부(150)를 구성하는 제2 도전형 트랜지스터(M2)의 소스 전압 및 그 온도 변화가 안정화되고, 나아가서는, 인버터부(150)의 출력 신호(VOUT1)의 보텀측의 진폭 레벨이 온도 변화에 상관없이 안정화되게 된다.

다음으로, 전술한 구성을 나타내는 제1 진폭 조정 회로(100)에 있어서, 제1 커런트 미러부(110), 제3 커런트 미러부(130), 제5 커런트 미러부(160), 또, 인버터부(150)에 주목하여 설명한다.

가변 전류원(105)의 가변 전류(I1)가, 제1 커런트 미러부(110)에 있어서의 제1 내지 제3 트랜지스터(Q1, Q2, Q3)에 각각 복제된다. 그리고, 가변 전류(I1)를 복제한 제2 트랜지스터(Q2)의 컬렉터 전류가 제3 커런트 미러부(130)의 제6 트랜지스터(Q6)에 흐른다. 여기서, 제6 트랜지스터의 전류는, 가변 전류원(105)의 가변 전류(I1)와 개략 동일하게 설정된다.

한편, 가변 전류(I1)를 복제한 제3 트랜지스터(Q3)의 컬렉터 전류가 제5 커런트 미러부(160)의 제15 트랜지스터(Q15)에 흐른다. 여기서, 제15 트랜지스터(Q15)의 전류는, 가변 전류원(105)의 가변 전류(I1)와 개략 동일하게 설정된다. 또한, 제5 커런트 미러부(160)내에 있어서, 제15 트랜지스터(Q15)의 에미터 전류는 제14 트랜지스터(Q14)의 에미터 전류로서 복제된다. 이 제14 트랜지스터(Q14)의 에미터 전류는, 제7 트랜지스터로부터의 토출 전류로 된다. 또한, 이 토출 전류는, 가변 전류원(105)의 가변 전류(I1)와 개략 동일하게 설정된다.

전술한 설명에 의해, 제3 커런트 미러부(130)내에 있어서, 제6 트랜지스터(Q6)의 에미터 전류와, 제7 트랜지스터(Q7)의 에미터 전류는 개략 동일하게 설정된 것으로 된다. 이 결과, 제6 트랜지스터(Q6)의 VBE(베이스/에미터간 전압)과, 제7 트랜지스터(Q7)의 VBE(베이스/에미터간 전압)도 마찬가지로 개략 동일하게 설정된다. 즉, 가변 전류원(105)의 전류(I1)를 조정하는 단순한 구조에 의해서, 제7 트랜지스터(Q7)의 에미터 전류 및 VBE를 임의로 조정 가능하게 된다. 또한, 제7 트랜지스터(Q7)의 에미터 전류 및 VBE를 임의로 조정 가능하게 한 것에 수반하여, 인버터부(150)를 구성하는 제1 도전형 트랜지스터(M1)의 소스 전압, 나아가서는, 인 버터부(150)의 출력 신호(VOUT1)의 피크측의 진폭 레벨도 또한 마찬가지로 임의로 조정 가능하게 된다.

또한, 제6 트랜지스터(Q6)와 제7 트랜지스터(Q7)의 에미터 전류 및 VBE가 개략 동일하게 설정된 것에 수반하여, 제6 트랜지스터(Q6)와 제7 트랜지스터(Q7) 사이의 온도 특성의 상위에 기인한, 제7 트랜지스터(Q7)의 에미터 전류 및 VBE의 변화가 안정화되게 된다. 또한, 제6 트랜지스터(Q6)의 VBE는, 기준 전압 인가부(180)에 인가된 기준 전압과 제1 저항 소자(R1)의 전압에 의해 정해지는 것이다. 이 결과, 인버터부(150)를 구성하는 제1 도전형 트랜지스터(M1)의 소스 전압 및 그 온도 변화가 안정화되고, 나아가서는, 인버터부(150)의 출력 신호(VOUT1)의 피크측의 진폭 레벨이 온도 변화에 상관없이 안정화되게 된다

===용량 소자===

도 1에 도시하는 제1 진폭 조정 회로(100)에 있어서, 제4 트랜지스터(Q4), 제2 도전형 트랜지스터(M2) 및 제9 트랜지스터(Q9)의 공통 접속부에 대하여, 한쪽의 전극이 싱크 전원 라인과 접속된 제1 용량 소자(C1)의 다른 쪽의 전극을 접속하도록 했다. 또한, 제14 트랜지스터(Q14), 제7 트랜지스터(Q7) 및 제1 도전형 트랜지스터(M1)의 공통 접속부에 대하여, 한쪽의 전극이 싱크 전원 라인과 접속된 제2 용량 소자(C2)의 다른 쪽의 전극을 접속하도록 했다.

이들 용량 소자(C1, C2)의 효과에 대하여, 도 2를 이용하여 설명한다.

도 2의 (a)는, 2.50V를 기준으로 하여 피크측 및 보텀측의 진폭 레벨이 2.50V로 되는 직사각형파 형상의 입력 신호(VIN1)의 파형도이다. 도 2의 (b)는, 도 2의 (a)에 도시하는 입력 신호(VIN1)에 응답하는 인버터부(150)의 출력 신호(VOUT1)의 파형도이다. 또한, 도 2의 (b)에 도시하는 출력 신호(VOUT1)는, 가변 전류원(105)의 가변 전류(I1)를, 10μA 내지 100μA까지 10μA의 스텝으로 증가시킨 경우의 파형을 나타낸다. 예를 들면, 가변 전류(I1)가 100μA인 경우, 출력 신호(VOUT1)는 2.50V를 기준으로 하여 피크측 및 보텀측의 진폭 레벨이 1.00V의 파형으로 된다. 또한, 도 2의 (b)에 도시하는 점선의 파형은, 용량 소자(C1, C2)가 없는 경우의 출력 신호(VOUT1)의 파형도이다.

여기서, 도 2의 (b)에 도시하는 출력 신호(VOUT1)의 파형은, 각 가변 전류(I1)의 경우에 있어서도, 피크측 및 보텀측의 진폭 레벨이 상하 대칭으로 설정되는 것을 알 수 있다. 또한, 도 2의 (b)에 도시하는 바와 같이 용량 소자(C1, C2)가 없는 경우, 입력 신호(VIN1)의 논리 레벨의 절환시에 응답하는 출력 신호(VOUT1)의 진폭 레벨로서는 파형 둔화가 발생하는 것을 알 수 있다. 예를 들면, 입력 신호(VIN1)가 H레벨로부터 L레벨로 절환되었을 때에, 제1 도전형 트랜지스터(M1)가 비도통 상태로부터 도통 상태로 절환된다. 이 절환에 있어서, 제1 도전형 트랜지스터(M1)에 흐르는 전류가, 후단 증폭 회로(50)에 유입되게 된다. 이 결과, 출력 신호(VOUT1)에 파형 둔화가 발생하게 된다.

따라서, 이 경우, 제1 도전형 트랜지스터(M1)가 비도통 상태인 경우에, 용량 소자(C2)는 미리 충전된 상태로 있다. 따라서, 출력 신호(VOUT1)의 파형 둔화가, 용량 소자(C2)의 충전 전압에 의해 해소되는 것이 가능하게 된다. 또한, 제2 도전형 트랜지스터(M2)의 비도통 상태로부터 도통 상태로의 절환의 경우에 대해서도, 용량 소자(C1)의 충전 전압을 이용하여 마찬가지로 적용할 수 있다. 이와 같이, 입력 신호(VIN1)에 대한 출력 신호(VOUT1)의 추종성이 개선된다.

===기준 전압===

도 1에 도시하는 제1 진폭 조정 회로(100)에 있어서, 제1 및 상기 제2 저항 소자(R1, R2)의 접속부인 기준 전압 인가부(180)에 인가시키는 기준 전압을, 인버터부(150)의 후단에 접속되고 또한 출력 신호(VOUT1)가 공급되는 후단 증폭 회로(50)의 동작 전압과 동일 레벨로 한다. 일반적으로, 후단 증폭 회로(50)와 같은 증폭 회로에는 소정의 바이어스 전압을 공급할 필요가 있다. 이 때문에, 인버터부(150)의 출력 신호(VOUT1)는, 그 직류 성분을 그 바이어스 전압으로 변경한 후에 후단 증폭 회로(50)에 공급할 필요가 있다. 따라서, 기준 전압 인가부(180)에 인가시키는 기준 전압을 후단 증폭 회로(50)의 기준 동작 전압과 동일하게 한 것에 의해, 전술한 사상을 회피할 수 있다. 이 결과, 컨덴서 결합이 불필요하게 되어, 인버터부(150)에 후단 증폭 회로(50)를 직접 접속할 수 있다.

또한, 도 1에 도시하는 제1 진폭 조정 회로(100)에 있어서, 기준 전압 인가부(180)에 인가시키는 기준 전압을, 소스 전원 라인의 전원 전위(Vcc)의 1/2로 한다. 이 결과, 인버터부(150)의 출력 신호(VOUT1)의 피크측 및 보텀측의 진폭 레벨 중 어느 한쪽이 포화하여 진폭 조정이 불능으로 되는 사태를 회피하는 것이 용이하게 되어, 출력 신호(VOUT1)의 피크측 및 보텀측의 진폭 레벨의 밸런스 조정에 적합한 것으로 된다.

===바이폴라 트랜지스터===

도 1에 도시하는 제1 진폭 조정 회로(100)에 있어서, 제1 내지 제15 트랜지스터(Q1 내지 Q15)로서 바이폴라 트랜지스터를 채용했다. 여기서, 제1 내지 제15 트랜지스터(Q1 내지 Q15)로서 MOS 트랜지스터를 채용한 경우와 비교하여, 제1 진폭 조정 회로(100) 전체의 소비 전류를 저감할 수 있다. 또한, 저전압 구동의 MOS 트랜지스터를 채용한 경우와 비교하여, 동작 전압 범위가 넓기 때문에, 인버터부(150)의 출력 신호(VOUT1)의 진폭 레벨의 조정 범위를 확대할 수 있다.

<제2 실시예>

도 3은, 본 발명의 제2 실시예에 따른 제2 진폭 조정 회로(200)의 구성을 도시하는 도면이다. 또한, 도 1에 도시한 제1 진폭 조정 회로(100)와의 상위점은, 가변 전류원(105)을, 정현파 형상의 가변 전압(V5)을 발생하는 가변 전압원(205)과, 가변 전압(V5)이 인가되어 가변 전류(I1)를 발생하는 전류 생성용 저항 소자(R3)에 의해 구성되는 전압 전류 변환부(210)로 치환한 것에 있다.

여기서, 도 4의 (a)는, 2.50V를 기준으로 하여 피크측 및 보텀측의 진폭 레벨이 2.50V로 되는 직사각형파 형상의 입력 신호(VIN1)와, 마찬가지로 2.50V를 기준으로 하여 피크측 및 보텀측의 최대 진폭 레벨이 1.0V로 되는 가변 전압(V5)의 파형도이다. 또한, 도 4의 (b)는, 도 4의 (a)에 도시한 입력 신호(VIN1)와 가변 전압(V5)에 대하여 응답하는 인버터부(150)의 출력 신호(VOUT1)의 파형도이다. 여기서, 도 4의 (b)에 도시되는 바와 같이, 가변 전압(V5)을 이용한 것에 의해서, 출력 신호(VOUT1)의 진폭 레벨을 다단계로 진폭 변조시킨 신호를 용이하게 또한 단순하게 생성하는 것이 가능하게 된다

<제3 실시예>

===저항 소자의 온도 특성 캔슬의 개요===

도 1에 도시한 제1 진폭 조정 회로(100), 도 3에 도시한 제2 진폭 조정 회로(200)에 있어서, 제6 트랜지스터(Q6)와 제8 트랜지스터(Q8) 사이에는, 제1 및 제2 저항 소자(R1, R2)가 직렬 접속해서 설치된다. 또한, 제1 및 제2 저항 소자(R1, R2)의 접속부는, 기준 전압 인가부(180)가 설치되어 있다.

여기서, 제1 및 제2 저항 소자(R1, R2)는, 당연한 일이지만, 온도 특성을 갖게 된다. 그리고, 온도 특성에 기인한 제1 및 제2 저항 소자(R1, R2)의 전압 변동이 영향을 주어, 트랜지스터(Q6, Q8)의 VBE가 변동하고, 나아가서는, 인버터부(150)의 출력 신호(VOUT1)에 대해서도 변동이 발생할 수 있다.

따라서, 이하에서는, 제1 및 제2 저항 소자(R1, R2)의 온도 특성의 영향을 저감하기 위한 대책에 대하여 설명한다.

우선, 저항 소자가 일반적인 온도 특성을 가미한 저항값으로서는, 다음의 수학식 1로 표현된다.

단, RT:T(K)에서의 저항값(Ω)

R0:300K(27℃)에서의 저항값(Ω)

T: 주위 온도(K)-300K

C1, C2: 온도 계수

여기서, 저항 소자를 구성하는 재료에 의해서 전기 전도의 구조가 상이하고, 금속과 같이 플러스의 온도 특성을 나타내는 저항 소자와, 반도체와 같이 마이너스의 온도 특성을 나타내는 저항 소자의 2가지의 경우가 존재한다. 예를 들면, R0을 "10kΩ"으로 하고, 플러스의 온도 특성을 나타내는 저항 소자로서, 온도 계수(C1)를 "0.8 m", 온도 계수(C2)를 "1μ"로 한 경우, 또한, 마이너스의 온도 특성을 나타내는 저항 소자로서, 온도 계수(C1)를"-2m", 온도 계수(C2)를 "8μ"로 한 경우, 각각의 저항값 RT의 온도 특성을 도 6에 도시한다.

그래서, 플러스의 온도 특성을 나타내는 저항 소자와, 마이너스의 온도 특성을 나타내는 저항 소자를 직렬 접속 또는 병렬 접속함으로써, 저항 소자의 온도 특성을 캔슬하는 구조를 이하에 설명한다.

===직렬 접속인 경우===

2개의 저항 소자를 직렬 접속하는 경우(이하, 간단히 직렬 접속인 경우라고 칭함)를 생각한다. 여기서, 2개의 저항 소자 각각에 대하여, 전술한 2차의 항을 무시한 수학식 1에 있어서, 플러스의 온도 특성인 경우를 a로 하고 마이너스의 온도 특성인 경우를 b로 하고, R0을 Ra와 Rb로 하고, 온도 계수(C1)를 C1a와 C1b로 하고, 합성 저항값을 R로서 표현한다.

이 경우, 합성 저항값 R은, 다음의 수학식 2로 표현된다.

여기서, 온도의 항이 "0"인 경우, 합성 저항값 R의 온도 변화가 없어지게 되므로, 다음의 수학식 3이 성립하면 되게 된다.

즉, 온도 계수가 서로 역특성이고, 또한, 각각의 저항값의 비를 온도 계수의 역비로 하면 되는 것을 알 수 있다. 여기서, 직접 접속인 경우의 수치예를 나타낸다. 또한, C1a를 "0.8", C1a를"-2"로 하고, 합성 저항값 R을 "10kΩ"인 경우로 한다. 이 경우, C1a와 C1b의 비는 다음의 수학식 4로 된다. 또한, 수학식 4에서는, 편의상, 비의 합이 "1"로 되도록 정규화한다.

따라서, 직렬 접속시키는 2개의 저항 소자의 Ra 및 Rb는, 다음의 수학식 5a 및 5b에 의해 구해진다.

===병렬 접속인 경우===

2개의 저항 소자를 병렬 접속하는 경우(이하, 간단히 병렬 접속인 경우라고 칭함)를 생각한다. 여기서, 2개의 저항 소자 각각에 대하여, 전술한 수학식 2의 각 계수를 컨덕턴스 표현으로 한 것을, 수학식 6a∼6g으로 나타낸다.

이 경우, 합성 컨덕턴스값 G는, 다음의 수학식 7로 표현된다.

여기서, 온도의 항이 "0"인 경우, 합성 컨덕턴스값 G의 온도 변화가 없어지게 되므로, 다음의 수학식 8이 성립하면 되게 된다.

즉, 온도 계수가 서로 역특성이고, 또한, 각각의 컨덕턴스값의 비를 온도 계수의 역비로 하면 되는 것을 알 수 있다. 환언하면, 온도 계수가 서로 역특성이고, 또한, 각각의 저항값의 비를 온도 계수의 비와 동일하게 하면 되게 된다. 여기서, 병렬 접속인 경우의 수치예를 나타낸다. 또한, 직렬 접속인 경우의 파라미터와 마찬가지의 값을 이용한다. 따라서, 병렬 접속시키는 2개의 저항 소자의 Ga 및 Gb는, 다음의 수학식 9a 및 9b에 의해 구해진다.

===2차의 항의 영향===

전술한 직렬 접속인 경우와 병렬 접속인 경우 각각에 있어서, 저항 소자의 온도 특성의 2차의 항을 무시했다. 여기서는, 저항 소자의 온도 특성의 2차의 항이 합성 저항값에 미치는 영향에 대하여 상세하게 설명한다. 또한, 도 7은, 전술한 각 파라미터를 이용하고 또한 저항 소자의 온도 특성의 2차의 항을 이용한 경우에 있어서의, 직렬 접속인 경우와, 병렬 접속인 경우 각각의 저항 소자의 온도 특성을 도시한 도면이다. 도 7에 따르면, 병렬 접속인 경우는, 직렬 접속인 경우와 비교하여, 온도 변화가 작아지는 것을 알 수 있다. 이 현상은, 플러스의 온도 특 성을 나타내는 저항 소자의 저항값 RTa와 비교하여, 마이너스의 온도 특성을 나타내는 저항 소자의 저항값 RTb의 2차의 항이 큰 것에 기인한다.

여기서, 직렬 접속인 경우와 병렬 접속인 경우 각각에 있어서의, 저항 소자의 온도 특성의 2차의 항의 기여율에 대하여, 플러스/마이너스의 온도 특성의 2차의 온도 계수(C2a, C2b)의 비를 이용하여 설명한다. 전술한 파라미터를 이용한 경우, 직렬 접속인 경우의 온도 계수(C2a, C2b)의 비는 다음의 수학식 10으로 구하고, 병렬 접속인 경우의 온도 계수(C2a, C2b)의 비는 다음의 수학식 11로 구한다.

(직렬 접속인 경우)

(병렬 접속인 경우)

따라서, 직렬 접속인 경우와 비교하여, 병렬 접속인 경우 쪽이 저항 소자의 온도 계수의 2차의 항의 기여율이 낮은 것을 알 수 있다. 따라서, 직렬 접속인 경우와 비교하여, 병렬 접속인 경우 쪽이, 플러스/마이너스의 온도 특성을 나타내는 2개의 저항 소자의 저항값 Ra, Rb를 적절하게 선택할 수 있을 가능성이 높아진다. 또한, 병렬 접속인 경우, 직렬 접속인 경우와 비교하여, 얻어지는 저항값이 감소하게 된다. 따라서, 고저항값이 요구되는 경우에는, 직렬 접속인 경우 쪽이 적절하게 된다.

===제3 진폭 조정 회로의 구성===

도 5는, 본 발명의 제3 실시예에 따른 제3 진폭 조정 회로(300)의 구성을 도시하는 도면이다. 또한, 제1 진폭 조정 회로(100)와의 상위점은, 온도 특성 보정부(310)를 설치한 점에 있다.

온도 특성 보정부(310)는, 전술한 직렬 접속인 경우를 채용한 것이다. 즉, 제1 저항 소자(R1)와 기준 전압 인가부(180) 사이에 제3 저항 소자(R3)를 설치한다. 또한, 제2 저항 소자(R2)와 기준 전압 인가부(180) 사이에 제4 저항 소자(R4)를 설치한다. 또한, 본 실시예에 있어서, 제1 저항 소자(R1)는 마이너스의 온도 특성을 나타내는 저항 소자로 하고, 제3 저항 소자(R3)는 플러스의 온도 특성을 나타내는 저항 소자로 했지만, 반대로 해도 된다. 또한, 제2 저항 소자(R2)는 마이너스의 온도 특성을 나타내는 저항 소자로 하고, 제4 저항 소자(R4)는 플러스의 온도 특성을 나타내는 저항 소자로 했지만, 반대로 해도 된다.

여기서, 전술한 수학식 3에 기초하여, 제1 및 제3 저항 소자(R1, R3)의 1차의 온도 계수를 서로 역특성으로 하고 또한 저항비를 상기 1차의 온도 계수의 역비로 설정했다. 또, 제2 및 제4 저항 소자(R2, R4)의 1차의 온도 계수를 서로 역특성으로 하고 또한 저항비를 상기 1차의 온도 계수의 역비로 설정했다. 이 결과로 서, 제1, 제2 저항 소자(R1, R2)의 온도 특성에 기인한 출력 진폭 레벨의 변화를 보정하는 것이 가능하게 된다

또한, 온도 특성 보정부(310)는, 전술한 병렬 접속인 경우를 채용해도 된다. 즉, 제1 및 제3 저항 소자(R1, R3)를 병렬 접속함과 함께, 제2 및 제4 저항 소자(R2, R4)를 병렬 접속한다. 이 경우, 전술한 수학식 8에 기초하여, 제1 및 제3 저항 소자(R1, R3)의 1차 온도 계수를 서로 역특성으로 하고 또한 저항비를 상기 온도 계수의 비와 동일하게 설정했다. 또한, 제2 및 제4 저항 소자(R2, R4)의 1차 온도 계수를 서로 역특성으로 하고 또한 저항비를 상기 온도 계수의 비와 동일하게 설정했다. 이 결과로서, 제1, 제2 저항 소자(R1, R2)의 온도 특성에 기인한 출력 진폭 레벨의 변화를 보정하는 것이 가능하게 된다.

또한, 마찬가지로, 제2 진폭 조정 회로(200)에 있어서의 전류 생성용 저항 소자(R5)에 대해서도 마찬가지의 온도 특성 캔슬의 대책, 즉, 전술한 직렬 접속인 경우 또는 병렬 접속인 경우 중 어느 하나를 채용하는 것이 가능하다. 이 결과, 전류 생성용 저항 소자(R5)의 온도 특성이 캔슬되고, 최종적으로, 인버터부(150)의 출력 신호(VOUT1)의 진폭 레벨이 안정화되게 된다.

이상, 본 실시예에 대하여 설명했지만, 전술한 실시예는, 본 발명의 이해를 용이하게 하기 위한 것으로, 본 발명을 한정하여 해석하기 위한 것이 아니다. 본 발명은, 그 취지를 일탈하지 않고, 변경/개량될 수 있음과 함께, 본 발명에는 그 등가물도 포함된다.

본 발명에 따르면, 단순한 구조로 진폭 레벨의 조정을 가능하게 하고 또한 조정된 진폭 레벨의 온도 변화에 대한 안정화를 도모한 진폭 조정 회로를 제공할 수 있다.

Claims

입력 신호에 따른 출력 신호의 진폭 레벨을 조정하는 진폭 조정 회로에 있어서,

가변 전류를 생성하는 가변 전류원과,

소스 전원 라인과 싱크 전원 라인 사이에 서로 반대의 도전형으로 되는 제1 도전형 트랜지스터와 제2 도전형 트랜지스터를 직렬 접속시켜 구성되고, 입력 신호의 논리 레벨을 반전시킨 출력 신호를 생성하는 인버터부와,

상기 소스 전원 라인측에 설치됨과 함께, 서로의 제어 전극이 공통 접속된 2조의 제1 소스측 트랜지스터 중, 한쪽의 제1 소스측 트랜지스터가 다이오드 접속되고, 다른 쪽의 제1 소스측 트랜지스터가 상기 소스 전원 라인과 상기 제1 도전형 트랜지스터 사이에 설치되고, 상기 가변 전류에 따른 전류가 상기 한쪽의 제1 소스측 트랜지스터에 흐르는 제1 소스측 커런트 미러부와,

상기 싱크 전원 라인측에 설치됨과 함께, 서로의 제어 전극이 공통 접속된 2조의 제1 싱크측 트랜지스터 중, 한쪽의 제1 싱크측 트랜지스터가 다이오드 접속되고, 다른 쪽의 제1 싱크측 트랜지스터가 상기 제2 도전형 트랜지스터와 상기 싱크 전원 라인 사이에 설치되고, 상기 가변 전류에 따른 전류가 상기 한쪽의 제1 싱크측 트랜지스터에 흐르는 제1 싱크측 커런트 미러부와,

상기 싱크 전원 라인측에 설치됨과 함께, 서로의 제어 전극이 공통 접속된 2조의 제2 싱크측 트랜지스터 중, 한쪽의 제2 싱크측 트랜지스터가 다이오드 접속되 고, 다른 쪽의 제2 싱크측 트랜지스터가 상기 다른 쪽의 제1 소스측 트랜지스터와 상기 제1 도전형 트랜지스터의 접속부와 상기 싱크 전원 라인 사이에 설치되고, 상기 가변 전류에 따른 전류가 상기 한쪽 및 상기 다른 쪽의 제2 싱크측 트랜지스터에 흐름과 함께 상기 전류가 상기 다른 쪽의 제1 소스측 트랜지스터에서도 흐르는 제2 싱크측 커런트 미러부와,

상기 소스 전원 라인측에 설치됨과 함께, 서로의 제어 전극이 공통 접속된 2조의 제2 소스측 트랜지스터 중, 한쪽의 제2 소스측 트랜지스터가 다이오드 접속되고, 다른 쪽의 제2 소스측 트랜지스터가 상기 소스 전원 라인과 상기 제2 도전형 트랜지스터와 상기 다른 쪽의 제1 싱크측 트랜지스터와의 접속부 사이에 설치되고, 상기 가변 전류에 따른 전류가 상기 한쪽 및 상기 다른 쪽의 제2 소스측 트랜지스터에 흐름과 함께 상기 전류가 상기 다른 쪽의 제1 싱크측 트랜지스터에서도 흐르는 제2 소스측 커런트 미러부

를 갖고 있고, 상기 출력 신호의 진폭 레벨이 상기 가변 전류에 따라서 조정됨과 함께, 상기 한쪽 및 상기 다른 쪽의 제1 소스측 트랜지스터에 각각 흐르는 전류를 동일하게 하고, 또한, 상기 한쪽 및 상기 다른 쪽의 제1 싱크측 트랜지스터에 각각 흐르는 전류를 동일하게 한 것을 특징으로 하는 진폭 조정 회로.
제1항에 있어서,

상기 제2 도전형 트랜지스터, 상기 다른 쪽의 제1 싱크측 트랜지스터 및 상기 다른 쪽의 제2 소스측 트랜지스터의 공통 접속부에 대하여, 한쪽의 전극이 상기 싱크 전원 라인과 접속된 제1 용량 소자의 다른 쪽의 전극을 접속하고,

상기 제1 도전형 트랜지스터, 상기 다른 쪽의 소스측 트랜지스터 및 상기 다른 쪽의 싱크측 트랜지스터의 공통 접속부에 대하여, 한쪽의 전극이 상기 싱크 전원 라인과 접속된 제2 용량 소자의 다른 쪽의 전극을 접속한 것

을 특징으로 하는 진폭 조정 회로.
제1항에 있어서,

상기 한쪽의 제1 소스측 트랜지스터와 상기 한쪽의 제1 싱크형 트랜지스터 사이를, 직렬 접속시킨 제1 저항 소자 및 제2 저항 소자를 통하여 접속하고, 또한, 상기 제1 및 상기 제2 저항 소자의 접속부에, 상기 인버터부의 후단에 접속시키는 소정의 증폭 회로의 동작 전압과 동일 레벨의 기준 전압을 인가시킨 것을 특징으로 하는 진폭 조정 회로.
제3항에 있어서,

상기 기준 전압을, 상기 소스 전원 라인에서의 전원 전위의 1/2로 한 것을 특징으로 하는 진폭 조정 회로.
제1항에 있어서,

상기 제1 및 상기 제2 소스측 트랜지스터와 상기 제1 및 상기 제2 싱크측 트랜지스터를, 바이폴라 트랜지스터로 한 것을 특징으로 하는 진폭 조정 회로.
제1항에 있어서,

상기 가변 전류원을, 정현파 형상의 가변 전압을 발생하는 가변 전압원, 및, 상기 가변 전압이 인가되어 상기 가변 전류를 생성하는 전류 생성용 저항 소자로 치환한 것을 특징으로 하는 진폭 조정 회로.
제3항에 있어서,

상기 제1 저항 소자와, 상기 기준 전압을 인가시키는 상기 제1 및 상기 제2 저항 소자의 접속부 사이에, 제3 저항 소자를 설치함과 함께,

상기 제2 저항 소자와, 상기 기준 전압을 인가시키는 상기 제1 및 상기 제2 저항 소자의 접속부 사이에, 제4 저항 소자를 설치하는 것으로 하고,

상기 제1 및 상기 제3 저항 소자의 온도 계수를 서로 역특성으로 하고 또한 저항비를 상기 온도 계수의 역비로 함과 함께,

상기 제2 및 상기 제4 저항 소자의 온도 계수를 서로 역특성으로 하고 또한 저항비를 상기 온도 계수의 역비로 한 것을 특징으로 하는 진폭 조정 회로.
제6항에 있어서,

상기 전류 생성용 저항 소자와 직렬 접속시키는 저항 소자를 갖고 있고,

상기 전류 생성용 저항 소자와 상기 직렬 접속시키는 저항 소자의 온도 계수를 서로 역특성으로 하고 또한 저항비를 상기 온도 계수의 역비로 한 것을 특징으 로 하는 진폭 조정 회로.
제3항에 있어서,

상기 제1 저항 소자와 병렬 접속시키는 제3 저항 소자를 설치함과 함께,

상기 제2 저항 소자와 병렬 접속시키는 제4 저항 소자를 설치하는 것으로 하고,

상기 제1 및 상기 제3 저항 소자의 온도 계수를 서로 역특성으로 하고 또한 저항비를 상기 온도 계수의 비와 동일하게 함과 함께,

상기 제2 및 상기 제4 저항 소자의 온도 계수를 서로 역특성으로 하고 또한 저항비를 상기 온도 계수의 비와 동일하게 한 것을 특징으로 하는 진폭 조정 회로.
제6항에 있어서,

상기 전류 생성용 저항 소자와 병렬 접속시키는 저항 소자를 갖고 있고,

상기 전류 생성용 저항 소자와 상기 병렬 접속시키는 저항 소자의 온도 계수를 서로 역특성으로 하고 또한 저항비를 상기 온도 계수의 비와 동일하게 한 것을 특징으로 하는 진폭 조정 회로.
입력 신호에 따른 출력 신호의 진폭 레벨을 조정하는 진폭 조정 회로에 있어서,

가변 전류를 생성하는 가변 전류원과,

소스 전원 라인측에 설치한 제1, 제2, 제3 트랜지스터의 각 제어 전극이 공통 접속됨과 함께, 상기 제1 트랜지스터가 다이오드 접속되어 구성되고, 상기 가변 전류가 다이오드 접속된 제10 트랜지스터에 흐름으로써 상기 제1 내지 상기 제3 트랜지스터에 각각 복제되는 제1 커런트 미러부와,

싱크 전원 라인측에 설치한 제11, 제12, 제13 트랜지스터의 각 제어 전극이 공통 접속됨과 함께, 상기 제11 트랜지스터가 다이오드 접속되어 구성되고, 상기 가변 전류가 상기 제10 트랜지스터에 흐름으로써 상기 제11 내지 상기 제13 트랜지스터에 각각 복제되는 제2 커런트 미러부와,

상기 제2 트랜지스터의 상기 싱크 전원 라인측에 직렬 접속되고 또한 다이오드 접속된 제6 트랜지스터와, 자신의 제어 전극이 상기 제6 트랜지스터의 제어 전극과 접속된 제7 트랜지스터에 의해 구성되고, 상기 가변 전류를 복제한 상기 제2 트랜지스터의 전류가 제6 트랜지스터에 흐르는 제3 커런트 미러부와,

상기 제12 트랜지스터의 상기 소스 전원 라인측에 직렬 접속되고 또한 다이오드 접속된 제8 트랜지스터와, 자신의 제어 전극이 상기 제8 트랜지스터의 제어 전극과 접속된 제9 트랜지스터에 의해 구성되고, 상기 가변 전류를 복제한 상기 제12 트랜지스터의 전류가 상기 제8 트랜지스터에 흐르는 제4 커런트 미러부와,

상기 제7 트랜지스터의 상기 싱크 전원 라인측에 직렬 접속되는 제1 도전형 트랜지스터와, 상기 제9 트랜지스터의 상기 소스 전원 라인측과 직렬 접속되는 제2 도전형 트랜지스터를 직렬 접속시켜 구성되고, 상기 제7 트랜지스터의 전류가 상기 제1 도전형 트랜지스터에 흐름과 함께 상기 제9 트랜지스터의 전류가 상기 제2 도 전형 트랜지스터에 흐르고, 또한, 입력 신호의 논리 레벨에 따라서 상기 제1 도전형 트랜지스터를 도통시켜 얻어지는 상기 제7 트랜지스터의 전류 레벨에 따른 한쪽의 논리 레벨, 또는, 상기 제2 도전형 트랜지스터를 도통시켜 얻어지는 상기 제9 트랜지스터의 전류 레벨에 따른 다른 쪽의 논리 레벨 중, 어느 한쪽을 가진 출력 신호를 생성하는 인버터부와,

상기 제3 트랜지스터의 상기 싱크 전원 라인측에 직렬 접속되고 또한 다이오드 접속된 제15 트랜지스터와, 자신의 제어 전극이 상기 제15 트랜지스터의 제어 전극과 접속된 제14 트랜지스터에 의해서 구성되고 또한 상기 제14 트랜지스터의 상기 소스 전원 라인측이 상기 제7 트랜지스터와 상기 제1 도전형 트랜지스터의 접속부와 공통 접속되어 있고, 상기 가변 전류를 복제한 상기 제3 트랜지스터의 전류가 상기 제15 트랜지스터에 흐름과 함께 상기 제15 트랜지스터의 전류가 상기 제14 트랜지스터에 복제되고 또한 상기 제14 트랜지스터의 전류가 상기 제7 트랜지스터로부터의 토출 전류로 되는 제5 커런트 미러부와,

상기 제13 트랜지스터의 상기 소스 전원 라인측에 직렬 접속되고 또한 다이오드 접속된 제5 트랜지스터와, 자신의 제어 전극이 상기 제5 트랜지스터의 제어 전극과 접속된 제4 트랜지스터에 의해 구성되고 또한 상기 제4 트랜지스터의 상기 싱크 전원 라인측이 상기 제2 도전형 트랜지스터와 상기 제9 트랜지스터의 접속부와 공통 접속되어 있고, 상기 가변 전류를 복제한 상기 제13 트랜지스터의 전류가 상기 제5 트랜지스터에 흐름과 함께 상기 제5 트랜지스터의 전류가 상기 제4 트랜지스터에 복제되고 또한 상기 제4 트랜지스터의 전류가 상기 제9 트랜지스터에의 흡입 전류로 되는 제6 커런트 미러부를 갖는 것을 특징으로 하는 진폭 조정 회로.