KR20040073300A - 서로 상보인 두 개의 클럭 신호를 이용하여 통신을 행하는통신 장치 - Google Patents

Abstract

이 통신 장치의 리시버(4)는, 차동 증폭 회로(23)와, 서로 상보인 두 개의 입력 클럭 신호 Rx+, Rx-의 진폭 성분만을 차동 증폭 회로(23)의 두 개의 N 채널 MOS 트랜지스터(28, 29)의 게이트에 인가하는 두 개의 콘덴서(21, 22)와, 비 데이터 통신 상태시에 두 개의 N 채널 MOS 트랜지스터(28, 29)의 게이트에 소정의 기준 전위를 인가하는 초기화 회로(24)를 구비한다. 따라서, 비 데이터 통신 상태로부터 데이터 통신 상태로 신속하고 또한 안정되게 천이할 수 있다.

Description

서로 상보인 두 개의 클럭 신호를 이용하여 통신을 행하는 통신 장치{COMMUNICATION DEVICE PERFORMING COMMUNICATION USING TWO CLOCK SIGNALS COMPLEMENTARY TO EACH OTHER}

본 발명은 통신 장치에 관한 것으로, 특히, 서로 상보인 제 1 및 제 2 클럭 신호를 이용하여 통신을 실행하는 통신 장치에 관한 것이다.

통신 장치에 있어서, 제어 신호나 클럭 신호를 송신하기 위한 전용 신호선을 사용하지 않고 데이터 신호선만을 사용하여 통신 장치 사이에서 데이터 통신을 실행하는 경우, 통신 개시를 나타내는 신호의 교환을 데이터 신호선으로 실행한다. 데이터 신호의 전송 속도나 선두 위치는 통신 개시까지 확정하지 않는 상태에 있기 때문에, 통신 개시시에 통신 시퀀스의 초기화를 실행하는 등, 통상의 데이터 통신과는 다른 통신 방법이 필요하게 된다.

종래의 통신 장치에서는, 통신 개시시에 비 데이터 통신 상태를 나타내는 스켈치 신호(squelch signal)와 데이터 통신 상태에서의 데이터 신호를 교대로 일정한 시간 간격으로 송출함으로써, 통신 시퀀스의 초기화를 실행하여 동기 타이밍을 조정하고 있는 것이 있다(예컨대, 「6.7.4.2 콤리셋(COMRESET)」, 시리얼 ATA : 고속 시리얼화 AT 부착(Serial ATA:High Speed Serialized AT Attachment), (미국), 개정 1.0판, 시리얼 ATA 워킹그룹(Serial ATA Working Group), 2001년 8월 29일, p. 91-92 참조, 이하, 문헌 1로 한다). 이 경우, 비 데이터 통신시에도 통신 장치를 동작시켜 스켈치 신호를 감시한다. 또한, 시스템의 초기화를 실행하는 경우나 저소비 전력 상태로 천이시키는 경우, 시스템 리셋 신호나 제어 신호를 사용하여,시스템을 초기화 또는 정지시키는 방법을 취하고 있다.

또한, 리시버 제어 장치가 리시버의 수신 데이터에 근거하여 데이터 수신 상태인지 수신 대기 상태인지를 판정하여, 데이터 수신시에는 응답 속도가 빠른 리시버를 사용하고, 수신 대기시에는 응답 속도가 느린 리시버를 사용함으로써, 데이터 수신시의 수신 성능을 저하시키는 일없이 수신 대기시에 소비 전력을 억제하는 것이 가능한 통신 제어용 반도체 장치도 제안되어 있다(예컨대, 일본 특허 공개 평성 제6-132987호 공보 참조).

또한, 트랜스시버에 있어서 측정 신호에 의해서 나타내어지는 전류가 취할 수 있는 최대값과 최소값의 중간값을 임계값 전류로 하고, 측정 신호에 의해서 나타내어지는 전류와 임계값 전류를 비교하는 것으로, 비 데이터 통신 상태에서 트랜스시버로의 전력 공급을 끊는 것에 의해 저소비 전력화를 도모한 경우도 있다(예컨대, 일본 특허 공개 평성 제5-91157호 공보 참조).

또한, 현용 장치와 예비 장치를 구비하는 디지털 장치의 장해 상태를 감시하는 방식에 있어서, 예비 장치의 장해 감시를 현용 장치의 장해 감시에 비해서 저속 클럭 신호로 동작시킴으로써, 저소비 전력화를 도모한 경우도 있다.(예컨대, 일본 특허 공개 평성 제6-54032호 공보 참조).

그러나, 문헌 1에 나타낸 방법에서는, 비 데이터 통신 상태를 나타내는 스켈치 신호를, 데이터 통신 개시 전의 수신 상태를 알기 위한 신호로서만 이용하고 있었다. 즉, 스켈치 신호를 직접 시스템을 제어하기 위한 신호로서는 이용하지 않고, 시스템 리셋 신호나 제어 신호에 의해서 시스템을 제어하고 있었기 때문에, 비 데이터 통신 상태로부터 데이터 통신 상태로 천이할 때까지 시간이 걸리고 있었다.

또한, 일본 특허 공개 평성 제6-132987호 및 일본 특허 공개 평성 제5-91157호에 나타낸 방법에서는, 비 데이터 통신시에 있어 리시버 및 트랜스시버의 저소비 전력화를 가능하게 하는 것을 목적으로 하고, 일본 특허 공개 평성 제6-54032호에 나타낸 방법에서는, 예비 장치의 장해 감시를 저속 클럭 신호로 동작시킴으로써 저소비 전력화를 가능하게 하는 것을 목적으로 하고 있다.

그러므로, 본 발명의 주된 목적은, 비 데이터 통신 상태로부터 데이터 통신 상태로 신속하고 또한 안정되게 천이하는 것이 가능한 통신 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 통신 장치의 구성을 나타내는 블록도,

도 2(a), 2(b)는 도 1에 나타낸 통신 장치의 통신 방식을 설명하기 위한 파형도,

도 3은 도 1에 나타낸 리시버의 구성을 나타내는 회로도,

도 4(a)~4(c)는 도 3에 나타낸 차동 증폭 회로의 증폭 특성을 설명하기 위한 도면,

도 5(a), 5(b)는 도 3에 나타낸 차동 증폭 회로의 증폭 특성을 설명하기 위한 다른 도면,

도 6은 도 1에 나타낸 수신 PLL 회로의 구성을 나타내는 블록도,

도 7은 도 6에 나타낸 차지 펌프, 루프 필터 및 초기화 회로의 구성을 나타내는 회로도,

도 8은 본 발명의 실시예 2에 따른 수신 PLL 회로의 구성을 나타내는 블록도,

도 9는 실시예 2의 변경예를 나타내는 블록도.

도면의 주요 부분에 대한 부호의 설명

1, 2 : 입력 단자 3 : 스켈치 검출 회로

4 : 리시버 5, 71, 81 : 수신 PLL 회로

6, 12 : 스위치 회로 7 : 디 시리얼라이저

8 : 시스템 PLL 회로 9 : 송수신 제어 회로

10 : 데이터 처리 회로 11 : 송신 PLL 회로

13 : 시리얼라이저 14 : 드라이버

15, 16 : 출력 단자 21, 22, 56 : 콘덴서

23 : 차동 증폭 회로 24, 45 : 초기화 회로

25 : 진폭 판정 회로

26, 27, 52, 58 : P 채널 MOS 트랜지스터

28∼30, 33, 34, 53, 59 : N 채널 MOS 트랜지스터

31, 32, 55, 57, 60 : 저항 소자 35 : 기준 전위 발생 회로

41 : 주파수 비교 회로 42 : 위상 비교 회로

43 : 차지 펌프 44 : 루프 필터

46 : 전압 제어 발진기 47 : 버퍼 회로

51, 54 : 정 전류원 61 : 인버터

72 : 전환 회로

본 발명에 따른 통신 장치에서는, 수신한 제 1 및 제 2 클럭 신호의 전위 진폭이 미리 정해진 값보다도 큰 경우는, 데이터 통신 상태라고 판정하여 제 1 신호를 출력하고, 제 1 및 제 2 클럭 신호의 전위 진폭이 미리 정해진 값 이하인 경우는, 비 데이터 통신 상태라고 판정하여 제 2 신호를 출력하는 스켈치 검출 회로와, 스켈치 검출 회로로부터 제 2 신호가 출력된 경우는 통신 장치를 초기화하는 초기화 회로가 마련된다. 따라서, 비 데이터 통신 상태에서, 스켈치 검출 회로로부터 출력된 제 2 신호에 따라 초기화 회로가 통신 장치를 초기화하기 때문에, 비 데이터 통신 상태로부터 데이터 통신 상태로 신속하고 또한 안정되게 천이할 수 있다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부된 도면과 관련하여 이해되는 본 발명에 대한 다음의 상세한 설명으로부터 명백해질 것이다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 통신 장치의 구성을 나타내는 블록도이다. 도 1에서, 이 통신 장치는, 입력 단자(1, 2), 스켈치 검출 회로(3), 리시버(4), 수신 PLL(Phase Locked Loop : 위상 동기 루프) 회로(5), 스위치 회로(6, 12), 디 시리얼라이저(7), 시스템 PLL 회로(8), 송수신 제어 회로(9), 데이터 처리 회로(10), 송신 PLL 회로(11), 시리얼라이저(13), 드라이버(14) 및 출력 단자(15, 16)를 구비한다.

입력 단자(1, 2)에는 외부로부터의 신호 Rx+, Rx-가 입력된다. 스켈치 검출 회로(3)는 입력 단자(1, 2)에 입력된 신호 Rx+, Rx-의 전위 진폭의 크기를 검출하고, 검출 결과에 근거하여 스켈치 신호 SQ를 출력한다. 도 2(a), 2(b)는, 각각 스켈치 검출 회로(3)의 입력 신호 Rx+, Rx-와, 스켈치 검출 회로(3)로부터 출력되는 스켈치 신호 SQ의 관계를 나타내는 파형도이다. 도 2(a), 2(b)에서, 가로축은 시간, 세로축은 전위를 나타낸다.

신호 Rx+, Rx-는 기준 전위 VTT를 중심으로 하여 전위가 변동하는 서로 상보인 클럭 신호이다. 데이터 통신 상태에서, 「0」을 나타내는 신호 Rx+, Rx-의 전위 진폭은 V1이며, 「1」을 나타내는 신호 Rx+, Rx-의 전위 진폭은 V2(<V1)이다.비 데이터 통신 상태에서, 신호 Rx+, Rx-의 전위 진폭은 V3이다. 스켈치 검출 회로(3)는, 신호 Rx+, Rx-의 전위 진폭이 임계값 전압 V4(<V2)보다도 클 때는 스켈치 신호 SQ를 「L」 레벨로 하고, 신호 Rx+, Rx-의 전위 진폭이 임계값 전압 V4(>V3) 이하일 때는 스켈치 신호 SQ를 「H」 레벨로 한다.

리시버(4)는, 스켈치 신호 SQ가 「H」 레벨인 경우는 초기화되고, 스켈치 신호 SQ가 「L」 레벨인 경우는 입력 단자(1, 2)로부터의 신호 Rx+, Rx-에 응답하여 데이터 신호 RD를 출력한다. 수신 PLL 회로(5)는, 스켈치 신호 SQ가 「H」 레벨인 경우는 초기화되고, 스켈치 신호 SQ가 「L」 레벨인 경우는 리시버(4)의 출력 데이터 신호 RD의 전송 속도에 대응한 클럭 신호 RxCLK를 출력한다. 스위치 회로(6)는, 스켈치 신호 SQ가 「L」 레벨인 경우는 도통하여 수신 PLL 회로(5)의 출력 클럭 신호 RxCLK를 디 시리얼라이저(7)에 전달하고, 스켈치 신호 SQ가 「H」 레벨인 경우는 비 도통으로 되어 클럭 신호 RxCLK를 디 시리얼라이저(7)에 전달하지 않는다. 디 시리얼라이저(7)는, 스위치 회로(6)를 거쳐서 입력된 클럭 신호 RxCLK에 동기하여 동작하고, 리시버(4)의 출력 데이터 신호 RD를 미리 정해진 데이터 개수(도면에서는 10개)마다 구분해서 패러랠의 데이터 신호로 변환하여, 데이터 처리 회로(10)에 출력한다.

시스템 PLL 회로(8)는, 스켈치 신호 SQ가 「H」 레벨인 경우는 비 활성화되고, 스켈치 신호 SQ가 「L」 레벨인 경우는 시스템 클럭 신호 SCLK를 생성하여 출력한다. 송수신 제어 회로(9)는, 스켈치 신호 SQ가 「L」 레벨인 경우에 활성화되어, 시스템 PLL 회로(8)로부터 인가된 시스템 클럭 신호 SCLK에 동기하여 동작하고, 외부로부터 입력된 송수신 설정 신호에 근거하여 데이터 처리 회로(10)에 제어 신호 C 및 기준 클럭 신호 CLK를 출력하고, 또한, 시스템의 상태를 나타내는 송수신 상태 신호를 외부에 출력한다.

데이터 처리 회로(10)는, 송수신 제어 회로(9)로부터의 제어 신호 C 및 기준 클럭 신호 CLK에 근거하여 동작하고, 디 시리얼라이저(7)로부터의 패러랠 데이터 신호를 데이터 처리하여 외부에 복수 비트의 수신 데이터(패러랠 데이터)로서 출력한다. 또한, 외부로부터 입력된 복수 비트의 송신 데이터(패러랠 데이터)를 데이터 처리하여 시리얼라이저(13)에 출력한다.

송신 PLL 회로(11)는, 스켈치 신호 SQ가 「H」 레벨인 경우는 비 활성화되고, 스켈치 신호 SQ가 「L」 레벨인 경우는 클럭 신호 TxCLK를 생성하여 출력한다. 스위치 회로(12)는, 스켈치 신호 SQ가 「L」 레벨인 경우는 도통하여 송신 PLL 회로(11)의 출력 클럭 신호 TxCLK를 시리얼라이저(13)에 전달하고, 스켈치 신호 SQ가 「H」 레벨인 경우는 비 도통으로 되어 클럭 신호 TxCLK를 시리얼라이저(13)에 전달하지 않는다. 시리얼라이저(13)는, 스위치 회로(12)를 거쳐서 입력된 클럭 신호 TxCLK에 동기하여 동작하고, 데이터 처리 회로(10)로부터의 패러랠 데이터 신호를, 연속한 1조의 시리얼 데이터 신호 TD로 변환하여 출력한다. 드라이버(14)는, 스켈치 신호 SQ가 「H」 레벨인 경우는 비 활성화되고, 스켈치 신호 SQ가 「L」 레벨인 경우는 시리얼라이저(13)로부터의 시리얼 데이터 신호 TD를 서로 상보인 클럭 신호 Tx+, Tx-로 변환하여 출력 단자(15, 16)에 출력한다.

이하, 이 통신 장치의 특징으로 되는 리시버(4) 및 수신 PLL 회로(5)의 초기화 방법에 대하여 상세히 설명한다. 도 3은 리시버(4)의 구성을 나타내는 회로도이다. 도 3에서, 이 리시버(4)는 콘덴서(21, 22), 차동 증폭 회로(23), 초기화 회로(24) 및 진폭 판정 회로(25)를 구비한다.

콘덴서(21, 22)는, 입력 단자(1, 2)와 차동 증폭 회로(23) 사이에 마련되어, 입력 단자(1, 2)에 입력된 신호 Rx+, Rx-로부터 직류 성분을 제거하고, 신호 Rx+, Rx-의 진폭 성분만을 차동 증폭 회로(23)에 전달한다.

차동 증폭 회로(23)는, P 채널 MOS 트랜지스터(26, 27), N 채널 MOS 트랜지스터(28∼30)를 포함한다. P 채널 MOS 트랜지스터(26)는 전원 전위 VDD의 라인과 노드 N23 사이에 접속되고, P 채널 MOS 트랜지스터(27)는 전원 전위 VDD의 라인과 출력 노드 N24 사이에 접속된다. P 채널 MOS 트랜지스터(26, 27)의 게이트는 모두 노드 N23에 접속된다. P 채널 MOS 트랜지스터(26, 27)는 커런트 미러 회로를 구성한다. N 채널 MOS 트랜지스터(28)는 노드 N23과 노드 N25 사이에 접속되고, N 채널 MOS 트랜지스터(29)는 출력 노드 N24와 노드 N25 사이에 접속된다. N 채널 MOS 트랜지스터(28)의 게이트는 콘덴서(21)를 거쳐서 입력 단자(1)에 접속되고, N 채널 MOS 트랜지스터(29)의 게이트는 콘덴서(22)를 거쳐서 입력 단자(2)에 접속된다. N 채널 MOS 트랜지스터(30)는 노드 N25와 접지 전위 GND의 라인 사이에 접속되고, 그 게이트는 전원 전위 VDD를 받는다. N 채널 MOS 트랜지스터(30)는 저항 소자를 구성한다.

N 채널 MOS 트랜지스터(28)에는, 그 게이트에 나타나는 신호 Ax+의 전위에 따른 레벨의 전류가 흐른다. N 채널 MOS 트랜지스터(28)와 P 채널 MOS트랜지스터(26)는 직렬 접속되고, P 채널 MOS 트랜지스터(26, 27)는 커런트 미러 회로를 구성하고 있기 때문에, MOS 트랜지스터(26∼28)에는 같은 값의 전류가 흐른다. 한편, N 채널 MOS 트랜지스터(29)에는, 그 게이트에 나타나는 신호 Ax-의 전위에 따른 레벨의 전류가 흐른다.

신호 Ax+의 전위가 신호 Ax-의 전위보다도 높아지면, P 채널 MOS 트랜지스터(27)에 흐르는 전류가 N 채널 MOS 트랜지스터(29)에 흐르는 전류보다도 커져, 차동 증폭 회로(23)의 출력 전위 VO가 상승한다. 또한, 신호 Ax+의 전위가 신호 Ax-의 전위보다도 낮아지면, P 채널 MOS 트랜지스터(27)에 흐르는 전류가 N 채널 MOS 트랜지스터(29)에 흐르는 전류보다도 작아져, 차동 증폭 회로(23)의 출력 전위 VO가 저하한다.

도 4(a), 4(b), 4(c)는 각각 차동 증폭 회로(23)의 증폭 특성을 도시하는 도면이다. 도 4(a), 4(b), 4(c)에서, 차동 증폭 회로(23)의 입력 신호 Ax+, Ax-는 기준 전위 VTT를 중심으로 하여 전위 진폭 WI에서 변동하는 신호이며, 가로축은 신호 Ax-의 전위 VI, 세로축은 차동 증폭 회로(23)의 출력 전위 VO를 나타낸다. 도 4(a)는 신호 Ax+, Ax-의 기준 전위 VTT가 최적인 경우의 도면, 도 4(b)는 신호 Ax+, Ax-의 기준 전위 VTT가 지나치게 높은 경우의 도면, 도 4(c)는 신호 Ax+, Ax-의 기준 전위 VTT가 지나치게 낮은 경우의 도면이다.

도 4(a)에서, 신호 Ax+, Ax-의 기준 전위 VTT는 최적의 값 VTTM이다. 특성 곡선 L1은, 신호 Ax+의 전위를 그 최대값에 고정한 경우의, 신호 Ax-의 전위 VI에 대한 출력 전위 VO를 나타내는 곡선이다. 특성 곡선 L2는, 신호 Ax+의 전위를 그최소값에 고정한 경우의, 신호 Ax-의 전위 VI에 대한 출력 전위 VO을 나타내는 곡선이다.

도 5(a)는, 신호 Ax+, Ax-의 전위가 서로 같아지도록 한 경우의 차동 증폭 회로(23)의 구성을 나타내는 회로도이다. 도 5(a)에서, N 채널 MOS 트랜지스터(28, 29)의 게이트는 모두 노드 N26에 접속된다. 이 경우의 차동 증폭 회로(23)의 증폭 특성은 도 4(a)에 파선으로 나타낸 특성 곡선 L3으로 나타내어진다. 신호 Ax+, Ax-의 전위가 낮을 때는, N 채널 MOS 트랜지스터(28, 29)에 흐르는 전류가 작아져, P 채널 MOS 트랜지스터(26, 27)에 의한 전압 강하가 작아지기 때문에 출력 전위 VO는 비교적 높은 값이 된다. 신호 Ax+, Ax-의 전위가 높을 때는, N 채널 MOS 트랜지스터(28, 29)에 흐르는 전류가 커져, P 채널 MOS 트랜지스터(26, 27)에 의한 전압 강하가 커지기 때문에 출력 전위 VO는 비교적 낮은 값이 된다.

도 5(b)는, 또한 출력 전위 VO가 신호 Ax+, Ax-의 전위와 같아지도록 한 경우의 차동 증폭 회로(23)의 구성을 나타내는 회로도이다. 도 5(b)에서, N 채널 MOS 트랜지스터(28, 29)의 게이트는 모두 출력 노드 N24에 접속된다. 이 경우는, 도 4(a)의 특성 곡선 L3 상의 점 P3으로 나타내어진다.

또, 신호 Ax+, Ax-는 서로 상보인 신호이기 때문에, Ax+의 전위가 최대값일 때에 신호 Ax-의 전위는 최소값이 되고(점 P1), 신호 Ax+의 전위가 최소값일 때에 신호 Ax-의 전위는 최대값이 된다(점 P2). 신호 Ax+, Ax-는 점 P3을 중심으로 하여 점 P1, P2 사이를 변동한다. 따라서, 신호 Ax-의 전위 진폭 WI에 대한 출력 전위 VO의 진폭 WO1은, 신호 Ax-의 전위 VI가 최소값(신호 Ax+의 전위가 최대값)이되는 점 P1에서의 출력 전위 VO와, 신호 Ax-의 전위 VI가 최대값(신호 Ax+의 전위가 최소값)이 되는 점 P2에서의 출력 전위 VO의 차가 된다.

도 4(b)에서, 신호 Ax+, Ax-의 기준 전위 VTT는 VTTM보다도 높은 값 VTTH이다. 특성 곡선 L4는, 신호 Ax+의 전위를 그 최대값에 고정한 경우의, 신호 Ax-의 전위 VI에 대한 출력 전위 VO를 나타내는 곡선이다. 특성 곡선 L5는, 신호 Ax+의 전위를 그 최소값에 고정한 경우의, 신호 Ax-의 전위 VI에 대한 출력 전위 VO를 나타내는 곡선이다. 따라서, 신호 Ax-의 전위 진폭 WI에 대한 출력 전위 VO의 진폭 WO2는, 신호 Ax-의 전위 VI가 최소값(신호 Ax+의 전위가 최대값)이 되는 점 P4에서의 출력 전위 VO와, 신호 Ax-의 전위 VI가 최대값(신호 Ax+의 전위가 최소값)이 되는 점 P5에서의 출력 전위 VO의 차가 된다. 이 경우, 신호 Ax+, Ax-의 기준 전위 VTTM은 지나치게 높기 때문에, 출력 전위 VO의 진폭 WO2는 도 4(a)에 나타낸 진폭 WO1에 비해서 작아, 차동 증폭 회로(23)의 증폭율은 낮아진다.

도 4(c)에서, 신호 Ax+, Ax-의 기준 전위 VTT는 VTTM보다도 낮은 값 VTTL이다. 특성 곡선 L6은, 신호 Ax+의 전위를 그 최대값에 고정한 경우의, 신호 Ax-의 전위 VI에 대한 출력 전위 VO를 나타내는 곡선이다. 특성 곡선 L7은, 신호 Ax+의 전위를 그 최소값에 고정한 경우의, 신호 Ax-의 전위 VI에 대한 출력 전위 VO를 나타내는 곡선이다. 따라서, 신호 Ax-의 전위 진폭 WI에 대한 출력 전위 VO의 진폭 WO3은, 신호 Ax-의 전위 VI가 최소값(신호 Ax+의 전위가 최대값)이 되는 점 P6에서의 출력 전위 VO와, 신호 Ax-의 전위 VI가 최대값(신호 Ax+의 전위가 최소값)이 되는 점 P7에서의 출력 전위 VO의 차가 된다. 이 경우, 신호 Ax+, Ax-의 기준 전위VTTL은 지나치게 낮기 때문에, 출력 전위 VO의 진폭 WO3은 도 4(a)에 나타낸 진폭 WO1에 비교해서 작아, 차동 증폭 회로(23)의 증폭율은 낮아진다.

도 3에 되돌아가, 입력 단자(1, 2)에 입력되는 신호 Rx+, Rx-의 전위는 통신기기 사이에서 다른 기준 전위 VTT에 대응하기 때문에, 진폭만이 정해져 있고 절대값은 정해져 있지 않은 경우가 많다. 따라서, 콘덴서(21, 22)에 의해서 그 진폭 성분만이 전달된 신호 Rx+, Rx-의 기준 전위 VTT를, 초기화 회로(24)에 의해서 차동 증폭 회로(23)의 증폭 특성이 적당해지는 값 VTTM이 되도록 조정한다.

초기화 회로(24)는 저항 소자(31, 32), N 채널 MOS 트랜지스터(33, 34) 및 기준 전위 발생 회로(35)를 포함한다. 저항 소자(31) 및 N 채널 MOS 트랜지스터(33)는 N 채널 MOS 트랜지스터(28)의 게이트와 기준 전위 발생 회로(35)의 출력 노드 사이에 직렬 접속되고, 저항 소자(32) 및 N 채널 MOS 트랜지스터(34)는 N 채널 MOS 트랜지스터(29)의 게이트와 기준 전위 발생 회로(35)의 출력 노드 사이에 직렬 접속된다. N 채널 MOS 트랜지스터(33, 34)의 게이트는 모두 스켈치 신호 SQ를 받는다.

스켈치 신호 SQ가 「H」 레벨인 때는, N 채널 MOS 트랜지스터(33, 34)가 도통하여, 기준 전위 발생 회로(35)로부터 출력된 전위가 N 채널 MOS 트랜지스터(33, 34) 및 저항 소자(31, 32)를 거쳐서 N 채널 MOS 트랜지스터(28, 29)의 게이트에 인가된다. 한편, 스켈치 신호 SQ가 「L」 레벨인 때는, N 채널 MOS 트랜지스터(33, 34)가 비 도통으로 되어, 입력 단자(1, 2)에 입력된 신호 Rx+, Rx-는 콘덴서(21, 22)를 거쳐서 그 진폭 성분만이 차동 증폭 회로(23)에 전달된다. 따라서, 비 데이터 통신 상태에서, 차동 증폭 회로(23)의 입력 신호 Ax+, Ax-의 전위가 도 4(a)의 점 P3에 표시되는 값이 되도록 초기화되고, 데이터 통신 상태에서, 입력 신호 Ax+, Ax-의 전위와 출력 전위 VO는 점 P3을 중심으로 하여 점 P1, P2 사이를 변동하도록 제어되기 때문에, 차동 증폭 회로(23)의 증폭 특성은 적당해진다.

또, N 채널 MOS 트랜지스터(33, 34)는 데이터 통신 상태에서는 비 도통이 되는 것에 의해, 데이터 통신 상태에서 기준 전위 발생 회로(35)가 차동 증폭 회로(23)에 기준 전위를 계속해서 인가하여 입력 신호 Ax+, Ax-의 전위 진폭을 감쇠시켜, 차동 증폭 회로(23)의 동작 마진이 저하하는 것이 방지된다.

진폭 판정 회로(25)는, 차동 증폭 회로(23)의 출력 전위 VO의 진폭이 소정의 전위 진폭보다도 큰지 작은지를 판정하여, 출력 전위 VO의 진폭이 소정의 전위 진폭보다도 클 때는 「O」, 전위 VO의 진폭이 소정의 전위 진폭 이하일 때는 「1」을 나타내는 수신 데이터 신호 RD를 출력한다.

따라서, 리시버(4)에 초기화 회로(24)를 마련한 것에 의해, 비 데이터 통신 상태에서 차동 증폭 회로(23)에 소정의 기준 전위가 인가되어, 차동 증폭 회로(23)의 증폭 특성이 최적으로 되도록 제어된다. 또한, 데이터 통신 상태에서 기준 전위 발생 회로(35)가 차동 증폭 회로(23)로부터 전기적으로 분리되는 것에 의해, 차동 증폭 회로(23)의 동작 마진이 저하하는 것이 방지된다. 이 때문에, 비 데이터 통신 상태로부터 데이터 통신 상태로 신속하고 또한 안정되게 천이하는 것이 가능한 통신 장치를 실현할 수 있다.

도 6은 도 1에 나타낸 수신 PLL 회로(5)의 구성을 나타내는 블록도이다. 도6에서, 이 수신 PLL 회로(5)는 주파수 비교 회로(41), 위상 비교 회로(42), 차지 펌프(43), 루프 필터(44), 초기화 회로(45), 전압 제어 발진기(46), 버퍼 회로(47)를 포함한다.

수신 PLL 회로(5)는, 전압 제어 발진기(46)의 출력 클럭 신호의 주파수 및 위상이 리시버(4)의 출력 데이터 신호 RD의 주파수 및 위상과 일치하도록, 전압 제어 발진기(46)에 피드백 제어를 걸어 발진시키는 회로이다.

주파수 비교 회로(41)는, 리시버(4)의 출력 데이터 신호 RD의 주파수와 전압 제어 발진기(46)의 출력 클럭 신호의 주파수를 비교하여, 비교 결과에 따른 펄스폭의 주파수차 신호를 출력한다. 위상 비교 회로(42)는, 리시버의 출력 데이터 신호 RD의 위상과 전압 제어 발진기(46)의 출력 클럭 신호의 위상을 비교하여, 비교 결과에 따른 펄스폭의 위상차 신호를 출력한다. 차지 펌프(43)는 주파수 비교 회로(41)로부터의 주파수차 신호 및 위상 비교 회로(42)로부터의 위상차 신호에 따른 극성 및 레벨의 전류를 출력한다. 루프 필터(44)는 차지 펌프(43)의 출력 전류를 적분하여 제어 전압 VC를 출력한다. 초기화 회로(45)는, 스켈치 신호 SQ가 「H」 레벨인 경우에 제어 전압 VC를 초기 전압 VCR로 설정한다. 전압 제어 발진기(46)는 제어 전압 VC에 따른 주파수의 클럭 신호를 출력한다. 버퍼 회로(47)는 전압 제어 발진기(46)의 출력 클럭 신호를 버퍼링하여, 클럭 신호 RxCLK로서 외부에 출력한다.

도 7은 차지 펌프(43), 루프 필터(44) 및 초기화 회로(45)의 구성을 나타내는 회로도이다. 도 7에서, 차지 펌프(43)는 정 전류원(51, 54), P 채널 MOS 트랜지스터(52) 및 N 채널 MOS 트랜지스터(53)를 포함한다. 정 전류원(51) 및 P 채널 MOS 트랜지스터(52)는 전원 전위 VDD의 라인과 노드 N43 사이에 직렬 접속되고, N 채널 MOS 트랜지스터(53) 및 정 전류원(54)은 노드 N43과 접지 전위 GND의 라인 사이에 직렬 접속된다. P 채널 MOS 트랜지스터(52)의 게이트는 주파수 비교 회로(41) 및 위상 비교 회로(42)의 출력 신호 φUP를 받고, N 채널 MOS 트랜지스터(53)의 게이트는 주파수 비교 회로(41) 및 위상 비교 회로(42)의 출력 신호 φDN을 받는다.

리시버(4)의 출력 데이터 신호 RD의 주파수 및 위상과, 전압 제어 발진기(46)의 출력 클럭 신호의 주파수 및 위상은, 예컨대 데이터 신호 RD의 1 사이클마다 비교된다. 리시버(4)의 출력 데이터 신호 RD에 비해서 전압 제어 발진기(46)의 출력 클럭 신호의 주파수가 낮은 경우 및 위상이 지연되고 있는 경우는, 주파수차 및 위상차에 따른 시간만큼 신호 φUP가 「L」 레벨로 된다. 신호 φUP가 「L」 레벨로 되면 P 채널 MOS 트랜지스터(52)가 도통하여, 전원 전위 VDD의 라인으로부터 정 전류원(51) 및 P 채널 MOS 트랜지스터(52)를 거쳐서 노드 N43에 전류가 유입한다. 리시버(4)의 출력 데이터 신호 RD에 비해서 전압 제어 발진기(46)의 출력 클럭 신호의 주파수가 높은 경우 및 위상이 앞서있는 경우는, 주파수차 및 위상차에 따른 시간만큼 신호 φDN이 「H」 레벨로 된다. 신호 φDN이 「H」 레벨로 되면 N 채널 MOS 트랜지스터(53)가 도통하여, 노드 N43으로부터 P 채널 MOS 트랜지스터(53) 및 정 전류원(54)을 거쳐서 접지 전위 GND의 라인에 전류가 유출한다.

루프 필터(44)는 저항 소자(55) 및 콘덴서(56)를 포함한다. 저항 소자(55)는 노드 N43과 노드 N44 사이에 접속되고, 콘덴서(56)는 노드 N44와 접지 전위 GND의 라인 사이에 접속된다. 신호 φUP가 「L」 레벨인 때는, 전원 전위 VDD의 라인으로부터 정 전류원(51), P 채널 MOS 트랜지스터(52) 및 저항 소자(55)를 거쳐서 커패시터(56)에 전류가 유입하여, 커패시터(56)가 충전된다. 신호 φDN이 「H」 레벨인 때는, 커패시터(56)로부터 저항 소자(55), P 채널 MOS 트랜지스터(53) 및 정 전류원(54)을 거쳐서 접지 전위 GND의 라인에 전류가 유출하여, 커패시터(56)가 방전된다. 커패시터(56)의 단자 전압은 제어 전압 VC로 된다.

초기화 회로(45)는 저항 소자(57, 60), P 채널 MOS 트랜지스터(58), N 채널 MOS 트랜지스터(59) 및 인버터(61)를 포함한다. 저항 소자(57) 및 P 채널 MOS 트랜지스터(58)는 전원 전위 VDD의 라인과 노드 N45 사이에 직렬 접속되고, N 채널 MOS 트랜지스터(59) 및 저항 소자(60)는 노드 N45와 접지 전위 GND의 라인 사이에 직렬 접속된다. 스켈치 신호 SQ는 인버터(61)를 거쳐서 P 채널 MOS 트랜지스터(58)의 게이트에 입력되고, 또한, N 채널 MOS 트랜지스터(59)의 게이트에 직접 입력된다.

스켈치 신호 SQ가 「L」 레벨인 경우는, P 채널 트랜지스터(58) 및 N 채널 트랜지스터(59)가 비 도통으로 되어, 루프 필터(44)의 출력 제어 전압 VC가 전압 제어 발진기(46)에 그대로 전달된다. 스켈치 신호 SQ가 「H」 레벨인 경우는, P 채널 트랜지스터(58) 및 N 채널 트랜지스터(59)가 도통하여, 제어 전압 VC는 전원 전압 VDD를 저항 소자(57, 60)에 의해서 분압한 초기 전압 VCR(예컨대, VDD/2)로된다.

전압 제어 발진기(46)는, 출력 제어 전압 VC에 따른 주파수의 클럭 신호를 버퍼 회로(47)에 출력하고, 또한 주파수 비교 회로(41) 및 위상 비교 회로(42)에 출력한다. 제어 전압 VC가 높아진 경우는 전압 제어 발진기(46)의 출력 클럭 신호의 주파수는 높아지고, 제어 전압 VC가 낮아진 경우는 전압 제어 발진기(46)의 출력 클럭 신호의 주파수는 낮아진다.

따라서, 이 수신 PLL 회로(5)는, 전압 제어 발진기(46)의 출력 클럭 신호의 주파수 및 위상과, 리시버(4)의 출력 데이터 신호 RD의 주파수 및 위상을 비교하여, 전압 제어 발진기(46)의 출력 클럭 신호의 주파수가 낮은 경우 및 위상이 지연되고 있는 경우는, 출력 클럭 신호의 주파수를 높게 하도록 동작한다. 또한, 전압 제어 발진기(46)의 출력 클럭 신호의 주파수 및 위상과, 리시버(4)의 출력 데이터 신호 RD의 주파수 및 위상을 비교하여, 전압 제어 발진기(46)의 출력 클럭 신호의 주파수가 높은 경우 및 위상이 앞서있는 경우는, 출력 클럭 신호의 주파수를 낮게 하도록 동작한다. 이 결과, 수신 PLL 회로(5)로부터 출력되는 클럭 신호 RxCLK는 리시버(4)의 출력 데이터 신호 RD와 같은 주파수 및 위상이 되도록 조정된다.

종래의 통신 장치에서는, 수신 PLL 회로(5)에 초기화 회로(45)가 마련되어 있지 않았기 때문에, 데이터 신호 RD가 입력되지 않는 비 데이터 통신 상태에서는 루프 필터(44)의 출력 제어 전압 VC의 값이 불안정하게 되어, 전압 제어 발진기(46)의 출력 클럭 신호의 주파수 및 위상이 불안정하게 되어 있었다. 또한, 전원이 들어가 있지 않는 상태에서는 루프 필터(44)의 출력 제어 전압 VC는 0V까지내려가기 때문에, 전원이 투입되어 수신 PLL 회로(5)가 동작을 개시할 때는, 그 출력 제어 전압 VC는 0V로부터 서서히 올라가 소망의 전압에 도달하고 있었다. 이 때문에, 수신 PLL 회로(5)의 출력 클럭 신호 RxCLK의 주파수 및 위상이 리시버(4)의 출력 데이터 신호 RD의 주파수 및 위상과 일치하기까지의 시간이 길었다.

그러나, 수신 PLL 회로(5)에 초기화 회로(45)를 마련한 것에 의해, 비 데이터 통신 상태에서 전압 제어 발진기(46)에 소정의 제어 전압 VC가 인가되어, 전압 제어 발진기(46)의 출력 클럭 신호의 주파수 및 위상이 불안정하게 되는 것이 방지된다. 또한, 비 데이터 통신 상태로부터 데이터 통신 상태로 천이할 때에, 수신 PLL 회로(5)의 출력 클럭 신호 RxCLK의 주파수 및 위상이 수신 데이터 신호 RD의 주파수 및 위상과 일치하기까지의 시간이 단축된다. 따라서, 비 데이터 통신 상태로부터 데이터 통신 상태로 신속하고 또한 안정되게 천이하는 것이 가능한 통신 장치를 실현할 수 있다.

(실시예 2)

도 8은 본 발명의 실시예 2에 따른 통신 장치의 수신 PLL 회로(71)의 구성을 나타내는 블록도로서, 도 6과 대비되는 도면이다. 도 8의 수신 PLL 회로(71)를 참조하여, 도 6의 수신 PLL 회로(5)와 다른 점은, 초기화 회로(45)가 삭제되고, 전환 회로(72)가 추가되어 있는 점이다.

도 8에서, 전환 회로(72)는, 리시버(4)의 출력 데이터 신호 RD 및 송신 PLL 회로(11)의 출력 클럭 신호 TxCLK를 받아, 스켈치 신호 SQ가 「L」 레벨인 때는 리시버(4)의 출력 데이터 신호 RD를 선택하고, 스켈치 신호 SQ가 「H」 레벨인 때는 송신 PLL 회로(11)의 출력 클럭 신호 TxCLK 선택해서, 선택한 신호를 주파수 비교 회로(41) 및 위상 비교 회로(42)에 출력한다. 또, 이 경우는, 스켈치 신호 SQ가 「H」 레벨인 때에도 송신 PLL 회로(11)를 활성화해 놓는다.

따라서, 이 실시예 2에서는, 비 데이터 통신 상태에서 리시버(4)의 출력 데이터 신호 RD를 대신하여 송신 PLL 회로(11)의 출력 클럭 신호 TxCLK를 주파수 비교 회로(41) 및 위상 비교 회로(42)에 입력하기 때문에, 비 데이터 통신 상태에서도 제어 전압 VC를 일정값으로 유지할 수 있어, 전압 제어 발진기(46)의 출력 클럭 신호의 주파수 및 위상이 불안정하게 되는 것을 방지할 수 있다. 또한, 비 데이터 통신 상태로부터 데이터 통신 상태로 천이할 때에, 수신 PLL 회로(71)의 출력 클럭 신호의 주파수 및 위상이 리시버(4)의 출력 데이터 신호 RD의 주파수 및 위상과 일치하기까지의 시간이 단축된다. 따라서, 비 데이터 통신 상태로부터 데이터 통신 상태로 신속하고 또한 안정되게 천이하는 것이 가능한 통신 장치를 실현할 수 있다.

(실시예 2의 변경예)

도 9는 본 발명의 실시예 2의 변경예에 따른 통신 장치의 수신 PLL 회로(81)의 구성을 나타내는 회로도로서, 도 8과 대비되는 도면인, 도 9의 수신 PLL 회로(81)를 참조하여, 도 8의 수신 PLL 회로(71)와 다른 점은, 위상 비교 회로(42)에 입력되는 신호의 한쪽이 전환 회로(72)의 출력 신호를 대신하여 리시버(4)의 출력 데이터 신호 RD로 치환되어 있는 점이다.

도 9에서, 전환 회로(72)는, 리시버(4)의 출력 데이터 신호 RD 및 송신 PLL 회로(11)의 출력 클럭 신호 TxCLK를 받아, 스켈치 신호 SQ가 「L」 레벨인 때는 리시버(4)의 출력 데이터 신호 RD를 선택하고, 스켈치 신호 SQ가 「H」 레벨인 때는 송신 PLL 회로(11)의 출력 클럭 신호 TxCLK를 선택해서, 선택한 신호를 주파수 비교 회로(41)에 출력한다.

따라서, 이 실시예 2의 변경예에서는, 비 데이터 통신 상태에서 리시버(4)의 출력 데이터 신호 RD를 대신하여 송신 PLL 회로(11)의 출력 클럭 신호 TxCLK를 주파수 비교 회로(41)에 입력하는 것으로, 전압 제어 발진기(46)의 출력 클럭 신호의 주파수 및 위상이 불안정하게 되는 것이 방지된다. 또한, 비 데이터 통신 상태로부터 데이터 통신 상태로 천이할 때에, 수신 PLL 회로(81)의 출력 클럭 신호의 주파수 및 위상이 리시버(4)의 출력 데이터 신호 RD의 주파수 및 위상과 일치하기까지의 시간이 단축된다. 따라서, 비 데이터 통신 상태로부터 데이터 통신 상태로 신속하고 또한 안정되게 천이하는 것이 가능한 통신 장치를 실현할 수 있다.

본 발명을 상세히 설명하여 나타냈지만, 이것은 예시를 위한 것뿐으로서, 한정으로 되지 않고, 발명의 정신과 범위는 첨부된 청구범위에 의해서만 한정되는 것이 명백하게 이해될 것이다.

이상과 같이, 본 발명에 따른 통신 장치에서는, 수신한 제 1 및 제 2 클럭신호의 전위 진폭이 미리 정해진 값보다도 큰 경우는, 데이터 통신 상태라고 판정하여 제 1 신호를 출력하고, 제 1 및 제 2 클럭 신호의 전위 진폭이 미리 정해진 값 이하인 경우는, 비 데이터 통신 상태라고 판정하여 제 2 신호를 출력하는 스켈치 검출 회로와, 스켈치 검출 회로로부터 제 2 신호가 출력된 경우는 통신 장치를 초기화하는 초기화 회로가 마련된다. 따라서, 비 데이터 통신 상태에서, 스켈치 검출 회로로부터 출력된 제 2 신호에 따라 초기화 회로가 통신 장치를 초기화하기 때문에, 비 데이터 통신 상태로부터 데이터 통신 상태로 신속하고 또한 안정되게 천이할 수 있다.

Claims (3)

1. 서로 상보인 제 1 및 제 2 클럭 신호를 이용하여 통신을 실행하는 통신 장치로서,

   수신한 상기 제 1 및 제 2 클럭 신호의 전위 진폭이 미리 정해진 값보다도 큰 경우는, 데이터 통신 상태라고 판정하여 제 1 신호를 출력하고, 상기 제 1 및 제 2 클럭 신호의 전위 진폭이 상기 미리 정해진 값 이하인 경우는, 비 데이터 통신 상태라고 판정하여 제 2 신호를 출력하는 스켈치 검출 회로(squelch detection circuit) 및

   상기 스켈치 검출 회로로부터 제 2 신호가 출력된 경우는 상기 통신 장치를 초기화하는 초기화 회로를 구비하는

   통신 장치.
2. 제 1 항에 있어서,

   수신한 상기 제 1 및 제 2 클럭 신호에 근거하여 데이터 신호를 재생하는 리시버를 더 구비하고,

   상기 리시버는,

   그들의 한쪽 전극이 각각 상기 제 1 및 제 2 클럭 신호를 받는 제 1 및 제 2 콘덴서 및

   그들의 게이트가 각각 상기 제 1 및 제 2 콘덴서의 다른 쪽 전극에 접속되고, 그들의 제 1 전극이 서로 접속된 제 1 및 제 2 트랜지스터를 포함하며, 상기 제 1 및 제 2 트랜지스터의 게이트의 전위차를 증폭하는 차동 증폭 회로를 포함하고,

   상기 초기화 회로는, 상기 스켈치 검출 회로로부터 제 2 신호가 출력된 경우는 상기 제 1 및 제 2 트랜지스터의 게이트의 전위를 미리 정해진 전위로 하는

   통신 장치.
3. 제 1 항에 있어서,

   수신한 상기 제 1 및 제 2 클럭 신호에 근거하여 데이터 신호를 재생하는 리시버 및

   상기 리시버에서 생성된 상기 데이터 신호에 동기하여 내부 클럭 신호를 출력하는 내부 클럭 발생 회로를 더 구비하고,

   상기 내부 클럭 발생 회로는,

   상기 데이터 신호와 상기 내부 클럭 신호의 주파수를 비교하여, 비교 결과에 따른 주파수차 신호를 출력하는 주파수 비교 회로와,

   상기 데이터 신호와 상기 내부 클럭 신호의 위상을 비교하여, 비교 결과에 따른 위상차 신호를 출력하는 위상 비교 회로와,

   상기 주파수차 신호 및 상기 위상차 신호에 응답하여 정 전류 또는 부 전류를 선택적으로 출력하는 차지 펌프와,

   상기 차지 펌프의 출력 전류를 축적하여 제어 전압을 출력하는 커패시터를 포함하는 루프 필터와,

   상기 제어 전압에 따른 주파수의 클럭 신호를 상기 내부 클럭 신호로서 출력하는 전압 제어 발진기를 포함하고,

   상기 초기화 회로는, 상기 스켈치 검출 회로로부터 제 2 신호가 출력된 경우는 상기 제어 전압을 미리 정해진 값으로 하는

   통신 장치.