JPH0410714A - 立上り時間を設定できるｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、立上り時間を設定でき、かつグリッチの少
ない電流加算形Ｄ／Ａ変換器についてのものである。

［従来の技術］ 欣に、従来技術による電流加算形Ｄ／Ａ変換器の構成図
を第２図により説明する。

第２図の１はラッチ信号用の入力端子、２はラッチ信号
出力用の基準電圧、３は論理信号のラッチ回路、４は定
電流回路動作用の電圧、５はアナログスイッチ動作しき
い値用の電圧、６は出力端子、７は基準抵抗、８は基準
電源、１１〜１３は論理信号の入力端子、２１〜２３は
定電流回路、３１〜３３はアナログスイッチである。

ラッチ回路３の入力端子１１〜１３、定電流回路２１〜
２３、アナログスイッチ３１〜３３として第２図では３
個の場合が例示されているが、実際の回路では多数個が
使用される。

第２図では、入力端子１に供給される信号で入力端子１
１〜１３の信号をラッチし、同じタイミングでそれらの
信号をアナログスイッチ３１〜３３に加えている。

さらに、ラッチ信号は基準電圧により、その信帯電圧の
中央値がアナログスイッチ動作しきい値電圧５に等しく
なるように調整される。

このラッチ信号によりアナログスイッチ３１〜３３が定
電流回路２１〜２３の電流を切り換えることにより、論
理信号に対応した電流値と電圧値を出力端子６から取り
出す。

定電流回路２１の電流値を■。／２、定電流回路２２の
電流値を■。／４、定電流回路２３の電流値をＩ。／８
とし、抵抗７の抵抗値をＲ２Ｏ、電源８の電圧をＶ。と
すると、出力端子６の出力電圧ｖ６は、次式のとおりに
なる。

Ｖ　６　＝　Ｖ　ｏ　　Ｒｏ　’　Ｉ　ｏ　　（１／　
２　＋　１　／　４＋１／８） すなわち、ｎ個目の定電流回路の電流値は、■ｏ／２″
とする。

したがって、入力端子１１〜１３の論理状態ｄ１〜ｄ３
が「０」または「１」とすると、Ｖ６＝Ｖｏ　　Ｒｏ−
Ｉｏ　（ｄｌ／２＋ｄ２／４−ｔ−ａ３／ｓ）となる。

［発明が解決しようとする課題］ 第２図による出力信号の過度特性はすべてラッチ回路３
と、アナログス・ｒフチ３１〜３３のスイッチング特性
に依存している。

このため、第２図では論理信号を切換えるときに、いく
つかの動作異當が発生する。

論理状態（ａｔ、ｄ２、ｄ３）　　が（０・０・０）か
ら（１・１・１）に９１換わるとき、その出力電圧の変
化量が最大となり、そのとき第４図に示すような振動が
出力端子６に出てくる。

また、論理状態（ｄｌ、ｄ２、ａＳ）　　の最上位ビッ
トが切換わるとき、すなわち（ａｉ、ｄ２、ａ３）が（
１・０・０）から（０・１・１）になるとき、第５図に
示すようなグリッチが發生ずる。

この出ツノ電圧は最大出力電圧にほぼ一敗する。

これらの電気的なノイズは、出力端子６に接続される装
置の入力には不要なものであり、これを減少させ、出力
波形をなめらかに変化させて使用する場合がある。

波形を改善する回路として第８図がある。

第８図では、Ｉ）　／　Ａ変換器１０の出力端子６にコ
ンデンサ９を接続し、出力信号をなめらかに変化させる
。

第８図の出力端子６の波形図を第６図と第７図により説
明する。

第８図の回路ではＤ／Ａ変換器１０を電圧出力以外には
使用することができない。電流出力形で使用したい場合
は、適当な低域通過フィルタが存在しないという問題が
ある。また、第８図の回路では、第６図に示すように、
その出力波形が指数関数で収束してゆき、出力端子６の
電圧なＶ。とすると、第６図の出ツノ電圧ｖ６の波形は
、Ｖ６＝２Ｅｏ（１−ｅ−””　）・・・・・・・・・
・・・・・・・・・・・・（１）ここに、Ｅｏ＝Ｍ太出
力電圧、Ｔ二時定数である。このためセトリング時間が
長くなるという問題がある。

この発明は、第２図のＤ／Ａ変換器に対してランプ波形
発生回路とアッテネータを追加することにより、立上り
時間を任意に設定でき、かつグリッチの少ないＤ／Ａ変
換器の提供を目的とする。

ｃｏｔｏを解決するための手段］ この目的を達成するため、この発明では、ラッチ信号用
の入力端子と論理信号の入力端子とをもつラッチ回路と
、前記ラッチ回路の出力を入力とするアナログスイッチ
と、前記アナログスイッチに接続される定電流回路で構
成されるＤ／Ａ変換器において、前記ラッチ回路の出力
を入力とするランプ波形発生回路と、前記ランプ波形発
生回路の出力を入力とする減衰器とを備え、前記減衰器
の出力を前記アナログスイッチの入力とする。

次に、この発明によるＤ／Ａ変換器の構成図を第１図に
より説明する。

第１図の４１〜４３はランプ波形発生回路、５１〜５３
は減衰器であり、その他の部分は第２図と同じである。

すなわち、第１図は第２図にランプ波形発生回路４１〜
４３と、減衰器５１〜５３を追加したものである。

第１図のラッチ回路３の出力は、ランプ波形発生回路４
１〜４３に入る。

さらにランプ波形発生回路４１〜４３の出力は、それぞ
れ減衰器５１〜５３に入る。減衰器５１〜５３の出力は
、それぞれアナログスイッチ３１〜３３に入る。電源２
はランプ波形発生回路４１〜４３の出力基準電圧である
。

第１図により、任意のランプ波形でアナログスイッチ３
１〜３３を制御することができる。

次に、第１図のアナログスイッチ３１に関係する部分の
回路を第３図により説明する。

アナログスイッチ３１にスイッチング素子としてＦＥＴ
３１Ａ・３］、Ｂを使用する。

ＦＥＴのゲート・ソース間電圧Ｖｇｇ対ドレイン電流■
４．、の値は第１１図に示すようなグラフになる。

次に、第３図の各部の電圧、波形を第１２図により説明
する。

第１２図の■、〜■６は、第３図のｖ１〜ｖ６に対応す
る。

第３図の論理信号■２は、ラッチ信号Ｖ、でタイミング
を整えられる。

タイミングを整えられた信号■３はランプ波形発生回路
４１に入り、時間ＴＬ分の立上り、立下り時間でランプ
波形の肩特性をもつ信号波形■４となる。■、はその出
力電圧の中央値がＦＥＴ３１Ｂのゲート電圧■７に等し
くなるように調整される。さらに、ｖ４は減衰器５１で
出力電圧の振幅を調整されて信号波形■５となり、ＦＥ
Ｔ３１Ａのゲートを制御する。このとき出力端子６の出
力電圧は■６になり、出力電圧波形はなめらかに変化す
る。

［作用］ 次に、第３図の実施例の回路図を第１３図により説明す
る。

第１３図の回路は、バイアス電源４１Ａ・４１Ｅ・４１
Ｆ・４１Ｎ、電流切換用トランジスタ４１Ｃ・４１Ｄ、
トランジスタバイアス用抵抗４１Ｂ、反転増幅用トラン
ジスタ４１Ｌ、出力電圧設定用定電圧ダイオード４１Ｋ
、積分回路用コンデンサ４１Ｈ、トランジスタ４１Ｌの
コレクタバイアス用抵抗４１Ｇ、トランジスタ４１Ｌの
バイアス設定用抵抗４１Ｍ、減衰器構成用抵抗器５ｉＡ
・５１Ｂで構成される。

第１３図の積分回路４１の出力電圧は第３図と第１２図
のｖ４である。■、の最大出力電圧Ｖｐ＝１０Ｖ、ラン
プ波形の立上り・立下り時間ＴＬ＝１０μｓとする。ま
た、第１３図の定数を次のように設定する。

電源４１Ａ＝＋１５Ｖ、抵抗７＝５０Ω、電源４１Ｅ＝
＋２．５Ｖ、電源８＝０．　５Ｖ、電源４１Ｆ＝＋３０
Ｖ、最大出力電圧＝＋０．５Ｖ〜−０，５Ｖ、　　ｉｔ
電源１Ｎ＝−３０Ｖ、電源２＝−１０Ｖ、電源５＝−５
Ｖ、抵抗４１Ｇ＝１にΩ、抵抗４１Ｍ＝１０にΩとする
。

ランプ波形ｖ４の波高値なＶ　Ｐ４　＝　１０　Ｖ、立
上り時間を１０μｓとすると、節４１Ｐを通り積分コン
デンサ４１Ｈから流出する電流■。ＵＴは抵抗４１Ｍで
定まり、流入する電流は、抵抗４１Ｂを流れてトランジ
スタ４１Ｄを介してコンデンサ４１Ｈに流れこむ電流Ｉ
ＩＮと流出電流■。ＵＴとの差となる。

出力電圧ＶＰ４の値は、定電圧ダイオード４１にのツェ
ナー電圧Ｖ、＝１０Ｖとなる。

ｌ０ＵＴ　＝　（［電源４１Ｎの電圧コー［電源２の電
圧コー［トランジスタ４１Ｌのベー ス・エミツタの間型圧］）／［抵抗 ４１Ｍの抵抗値］ ＝　（−３０Ｖ＋１０Ｖ−０，７Ｖ） ／１０にΩ ＝−２ｏ、７Ｖ／ｉｏｋΩ ”　　２．０７ｍＡ・・・・・・・・・・・・・・・・
・・・・・・・・（２）コンデンサ４１　Ｉ−Ｉの静電
容量をＣ４，１，とすると、■４の立上り時間ＴＬ□と
Ｃ４１，、およびＩ。ＵＴと■７の関係は欣のようにな
る。

”１．’　ＬＩ　Ｘ　Ｉ　０ＬＩＴ　＝　Ｃ４１１１Ｘ
　Ｖ　ｚ・・・・・・・・自旧旧・・・・・・・・（３
）これからＣ２１，、の容量値を求める。

Ｃ４１１＋　＝　Ｔ　ＬＩ　Ｘ　Ｉ　０ＬＩＴ　／　Ｖ
ｚ＝　１０　ｐ　ｓ　Ｘ２．　０７ｍＡ／　１０Ｖ＝２
０７０ｐＦ　・・・・・・・・・・・・・・・・・・・
・・・・・・・・（４）コンデンサ４１Ｈに、節４１Ｐ
かＩ。ＵＴと等しい電流を流入させるためには、トラン
ジスタ４１ＤをＯＮ状態にしてＩ　ｘＮｆ！：Ｉ　ＯＵ
Ｔの２倍の電流値である４、１４ｍＡとすればよい。

このときの抵抗４１Ｂの抵抗値Ｒ４１Ｂを求める。

Ｒ４１Ｂ　＝　（［電源４１Ａの電圧］−［トランジス
タシ４１Ｄのベース・エミッタ間電 圧］−［電源４１Ｅの電圧］）／工。、＝　（１５Ｖ−
０，７Ｖ−２，５Ｖ） ／４．１４ｍＡ＝２．８５にΩ・・・・・・（５）次に
、第１３図の各点の電圧Ｖ１、ｖ２、ｖ３、■、の電圧
波形を第１４図に示す。

次に、減衰器５１を構成する抵抗５１Ａ・５１Ｂの定数
を決定する。

アナログスイッチ３１に使用するＦＥＴ３１Ａ・３１Ｂ
として第１１図のような特性をちつＦＥＴを使用した場
合、ゲート・ソース間電圧対ドレイン電流特性は一般に
放物線で近似され、次のように示される。

■ｄ。＝Ｉｄｇ９（１−（■６８／ｖＰ））２・・・・
・・・・・（６）ここに、Ｉ　ｄｇｉ＝飽和ドレイン電
流、Ｖ　Ｆ、、　＝ゲート・ソース間電圧、Ｉ　ｄｇ”
ドレイン電流、Ｖｐ＝ピンチオフ電圧である。

■１ミリアンペアのドレイン電流を流したときのゲート
・ソース間電圧は、式（６）から、ｖ＆８＝Ｖ、、■ｄ
、、＝丁、とすると、 Ｖｔ１＝Ｖｐ　　（１−（１１／　　Ｉｄｏｅ）　”２
）・・・・・・・・・・・・・・・・・・・・・・・・
・・・（７）第１１図のドレイン電流工、アンペアを遮
断するのに必要なゲート制御電圧は、Ｖｐ　　Ｖａｔボ
ルトである。

これから、ＦＥＴ３１Ｂがオン状態で王、アンペアのド
レイン電流が流れており、ＦＥＴ３１Ａがオフ状態のと
きＦＥＴ３１Ａ・３１Ｂのゲート間の電位差■Ｆ、Ａは
式（７）から、 Ｖｔ１＝Ｖｐ　（ｉ　−（０／Ｉａ、ｉｏ）　ｉ／２　
）−ＶＰ（１（Ｉｔ／Ｉａａａ）”２） ＝　Ｖｐ　　（Ｉ　、／　Ｉ　ａ。）・・・・・・・・
・・・・・・・・・・・・・（８）同じようにＦＥＴ３
１Ａがオン状態で工、アンペアのドレイン電流が流れて
おり、ＦＥＴ３１　Ｂがオフ状態のときＦＥＴ３１Ａ・
３１Ｂのゲート間電位差ＶＳ［１は、式（７）から、 Ｖｔ１＝Ｖｐ　Ｄ−（■ｔ／工ａ、、）”２）−Ｖｐ　
（ｌ−（０／■ｄ、ｇ）　”２）＝−ＶＰ（Ｉ、／■ｄ
ｇｇ）１／２・・・・・・・・・・・・・・・（９）こ
れから、第１１図に示す特性のＦＥＴ３１Ａ・３１Ｂを
使用したアナログスイッチ３１で工。

アンペア切り替えるのに必要な制御電圧ｖ８は、次式の
とおりになる。

ＶＳ＝　ＶＳＡ　　ＶｓＢ＝　２　Ｖｐ　（Ｉ　、／　
Ｉ　ｄ−）　”２・・・・・・・・・・・・・・・（１
０）減衰器５１の減衰量ＡＴＴは、 Ａ　Ｔ　Ｔ　＝　Ｖ　ｓ／　Ｖ　Ｐ４ ＝　２　ＶＰ／　ＶＰ４　（Ｉ　ｓ／　Ｉ　ｄｇ、）　
””　（１１）ＦＥＴ３１Ａ−３１Ｂ（７）ピンチオフ
電圧ＶＰを一２Ｖ、飽和ドレン電流Ｉ　ｄｇｇを３０　
ｍ　Ａとすると、 ＡＴＴ＝　２　ｘ　２Ｖ／　１０Ｖ Ｘ　　（２０ｍＡ／３０ｍＡ）”２ ＝０．３２７・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・（１２）式（１２）の減衰量を
得るには、抵抗５１Ａ・５１Ｂの値をＲ５ＩＡ　ｒ　Ｒ
５１Ｂとすると、Ｒ５，Ａ＝６７３Ω、Ｒ５１Ｂ＝　３
２７Ωとすればよい。

第１３図のアナログスイッチ３１を動作させたときのア
ナログスイッチ３１の制御電圧ｖ５と、出力端子６の出
力電圧波形ｖ６を第１４図に示す。

第１４図の条件下でアナログスイッチ３１を動作させれ
ば、電圧波形■６に示すように論理信号に対応した出力
電圧レベル＋０．５ｖ〜−０，５Ｖ間を立上り時間１０
μＳのランプ波形でなめらかに接続することができる。

また、このときアナログスイッチ３１の出力波形も電圧
ｖ６と相似な形をしている。

第１３図のアナログスイッチ３１の定電流源工の２進数
電流値に対応して、減衰器５１の値を設定したものを２
進数個分接続すれば、第１図のＤ／Ａ変換器を構成する
ことができる。

第１図のＤ／Ａ変換器の論理状態（ｄｌ、ｄ２、ｄ３）
＝　（ｏ・０・０）から（１・１・１）の間で切り換わ
ったときの出力電圧波形を第９図に示す。

第９図のように立上り時間１０μｓでなめらかに変化さ
せることができる。

すなわち、　（ｄｌ、ｄ２、ｄＢ）＝（１・０・０）と
（０・１・１）の間でだけ変化しているときは第１０図
のランプ波形発生回路の立上り時間１０μｓの間でだけ
アナログスイッチ３１の各電流の加５’ｆ誤差がグリッ
チとしてあられれるが、その電圧値は第５図の値にくら
べて十分に小さく、グリッチの幅もランプ波形発生回路
の立上り時間１０μＳにおさめることができる。

［発明の効果コ この発明によれば、立上り時間を設定できるＤ／Ａ変換
器を作ることができ、論理状態（ｄｌ、ｄ２、ｄ３）の
最上位ビットが（１・０・０）から（０・１・１）の間
で反転したとき生じるグリッチも小さくすることができ
る。

【図面の簡単な説明】

第１図はこの発明によるＤ／Ａ変換器の構成図、第２図
は従来技術による電流加算形Ｄ／Ａ変換器の構成図、第
３図は第１図のアナログスイッチ３１に関係する部分の
回路図、第４図は第２図の論理状態が切り換わるとき、
変化量が最大のときの波形図、第５図は第２図の最上位
ビットが（０・１・１）から（１・０・０）の間で反転
したとき生じるグリッチ波形図、第６図と第７図は第８
図の波形図、第８図は波形を改善する回路図、第９図は
第１図の論理状態が明り換わったときの出ノｊ電圧波形
図、第１０図はランプ発生回路の立上り時間の波形図、
第１１図はＦＥＴのゲート・ソース間電圧Ｖ　＆、対ド
レイン電流Ｉｄｇのグラフ、第１２図は第３図の各部の
電圧波形図、第１３図は第３図の実施例の回路図、第１
４図は第１３図の各点の電圧波形図である。 １・・・・・・ランチ信号用の入力端子、２・・・・・
・基準電圧、３・・・・・・ラッチ回路、４・・・・・
・定電流回路動作用の電圧、５・・・・・・アナログス
イッチ動作しきい値用の電圧、６・・・・・・出力端子
、７・・・・・・基準抵抗、８・・・・・・基準電源、
１１〜１３・・・・・・論理信号の入力端子、２１〜２
３・・・・・・定電流回路、３１〜３３・・・・・・ア
ナログスイッチ、４１〜４３・・・・・・ランプ波形発
生回路、　５１〜５３・・・・・・減衰器。 代理人　　弁理士　　小　俣　欽　司 （Ｎ

Claims (1)

1. 【特許請求の範囲】 １、ラッチ信号用の入力端子と論理信号の入力端子とを
   もつラッチ回路と、前記ラッチ回路の出力を入力とする
   アナログスイッチと、前記アナログスイッチに接続され
   る定電流回路とをもつＤ／Ａ変換器において、 前記ラッチ回路の出力を入力とするランプ波形発生回路
   と、 前記ランプ波形発生回路の出力を入力とする減衰器とを
   備え、 前記減衰器の出力を前記アナログスイッチの入力とする
   ことを特徴とする立上り時間を設定できるＤ／Ａ変換器
   。