KR100189774B1

KR100189774B1 - 전원전압의 변화에 무관한 펄스변환회로

Info

Publication number: KR100189774B1
Application number: KR1019960004181A
Authority: KR
Inventors: 양정길
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-02-22
Filing date: 1996-02-22
Publication date: 1999-06-01
Also published as: KR970063931A

Abstract

본 발명은 뺄셈기에 인가되는 입력신호의 진폭을 동일한 크기로 만들어 줌으로써 데이터 전송장치에 사용되는 전원전압의 변동에 무관하게 단극성 펄스를 복극성 펄스로 변환할 수 있는 펄스 변환회로에 관한 것이다.

본 발명의 펄스 변환회로는 단극성 펄스신호를 입력하여 복극성의 펄스신호로 변환 출력하는 펄스변환부와, 제1단극성 펄스신호(POS)와 제2단극성 펄스신호(NEG)를 입력하여 제1 및 제2입력신호를 발생하고, 발생된 제1 및 제2입력펄스신호를 펄스변환부에 단극성 펄스로서 출력하는 입력신호 발생부로 이루어졌다.

Description

전원전압의 변화에 무관한 펄스변환회로

제1도는 종래의 연산증폭기를 이용한 펄스변환회로도,

제2도는 본 발명의 실시예에 따른 펄스변환회로도,

제3도(a)와 (b)는 POS 신호 및 NEG 신호와 복극성 펄스의 파형도,

* 도면의 주요부분에 대한 부호의 설명 *

10 : 펄스 변환부 20 : 입력신호발생부

21 : 제1입력신호 발생수단 22 : 제2입력신호 발생수단

23 : 레귤레이터 OP1 : 연산증폭기

IN1, IN2 : 인버터 M1, M2 : N형 모스 트랜지스터

R1-R6 : 저항

[산업상의 이용분야]

본 발명은 단극성 펄스를 복극성 펄스로 변환시켜 주는 펄스변환회로에 관한 것으로서, 단극성 펄스를 전원전압의 변동에 무관하게 양의 진폭과 음의 진폭의 크기가 같은 복극성 펄스로 변환할 수 있는 펄스 변환회로에 관한 것이다.

[종래의 기술 및 그의 문제점]

단극성 펄스신호를 복극성 펄스신호로 변환하여 전송선로를 통해 전송하는 목적은 전송신호의 잡음성분을 제거하는 데 있다.

통상적으로 단극성 펄스신호를 복극성 펄스신호로 변환하는 방법은 연산증폭기를 이용한 뺄셈기를 이용한다. 이 뺄셈기를 사용하여 단극성 펄스를 복극성 펄스로 변환하는 방법을 사용할 경우, 전원전압의 변동분이 복극성 신호의 진폭에 영향을 미치게 된다. 즉, 변환된 복극성 신호는 양의 진폭이 음의 진폭보다 크거나 또는 작게 된다.

이러한 복극성 신호의 진폭차는 전송선로를 통해 신호를 통해 전송할 때, 직류성분을 발생시키는 원인이 되고, 이러한 직류성분은 전송선로를 통한 신호전송시 전송효율을 떨어뜨리는 원인이 된다.

제1도는 종래의 연산증폭기를 이용한 단극성 펄스를 복극성 펄스로 변환시켜주는 펄스변환회로도를 도시한 것이다.

제1도를 참조하면, 종래의 펄스변환회로는 제1단극성 펄스신호(POS)가 비반전(+) 입력단에 인가되고, 제2단극성 펄스신호(NEG)가 반전(-) 입력단에 인가되는 연산증폭기(OP1)와, 상기 연산증폭기(OP1)의 비반전(+) 입력단에 제1단극성 펄스신호(POS)를 인가하기 위한 저항(R1, R2)과, 상기 연산증폭기(OP1)의 반전(-) 입력단에 제2단극성 펄스신호(NEG)를 인가하기 위한 저항(R3)과, 상기 연산증폭기(OP1)의 출력(OUT)을 반전단자(-)로 피이드백시켜 주는 저항(R4)으로 구성된다.

상기의 펄스변환회로에 있어서, 노드(b)의 전압은 하기의 식(1)과 같이 표현된다. 이때, 노드(a)와 노드(b)의 전압이 같으므로, 노드(a)의 전압도 하기의 식(1)과 같이 표현된다.

노드(a)에서 방정식을 세우면 하기의 식(2)와 같이 표현된다.

펄스변환회로의 출력(V_out)은 하기의 식(3)으로 표현된다.

상기한 바와 같은 구성을 갖는 종래의 펄스변환회로는 제1 및 제2단극성 펄스신호(POS)와 (NEG)를 입력하여 복극성 펄스신호로 변환하여 출력한다. 이와 같이 변환된 복극성의 디지털 펄스신호는 AMI(Alternative Mark Inversion) 코드의 데이터를 얻고자 하는 데 유용하게 사용된다.

종래의 펄스변환회로의 입력신호(POS, NEG)가 아날로그 회로가 아니라 디지털 게이트를 통해 출력되는 디지털 신호이므로, 입력신호는 전원전압에 종속된 전위의 레벨을 갖는다.

그러나, 5V 단전원을 사용하는 회로망에서는 전원전압의 오차에 의해 단극성 펄스입력에 오차가 발생하고, 이에 따라 출력펄스의 양(+)의 진폭과 음(-)의 진폭이 달라지게 되는 문제점이 있었다.

또한, 이와 같이 데이터 통신의 AMI 코드 송신단에서 신호를 전송하였을 경우, 펄스의 양(+)의 진폭과 음(-)의 진폭이 서로 같지 않으면 수신단에서 신호에 대한 잡음 비(signal to noise ratio, SNR)가 달라져 데이터를 잘못 인식하는 경우가 발생되는 문제점이 있었다.

[발명의 목적]

본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 단극성 펄스를 복극성 펄스로 전원전압에 무관하게 변환시켜 줄 수 있는 펄스변환회로를 제공하는데 그 목적이 있다.

[발명의 구성]

상술한 바와 같은 본 발명의 목적을 달성하기 위한 일 특징에 의하면 제1 및 제2단극성 펄스신호를 입력하여 복극성 펄스신호로 변환하여 출력하는 펄스변환회로는 : 전원전압의 변동에 독립적으로 일정한 전원전압을 공급하기 위한 레귤레이터와 ; 상기 레귤레이터로부터 공급되는 전원전압을 입력받고, 상기 제1단극성 펄스신호의 입력에 응답하여 소정 진폭을 갖는 단극성의 제1입력 펄스신호를 발생하는 제1입력신호 발생수단과 ; 상기 레귤레이터로부터 공급되는 전원전압을 입력받고, 상기 제2단극성 펄스신호의 입력에 응답하여 상기 제1입력 펄스신호와 동일한 진폭을 갖는 단극성의 제2입력 펄스신호를 발생하는 제1입력신호 발생수단과 ; 상기 제1 및 제2 입력 펄스신호를 각기 비반전 입력단자 및 반전 입력단자로 입력받아 복극성 펄스신호로 출력하는 펄스변환부를 포함한다.

[작용]

이상과 같은 펄스변환회로는 제1 및 제2 단극성 펄스신호를 입력하여 복극성 펄스신호로 출력하되, 전원전압의 변동에 무관하게 단극성 펄스를 양의 진폭과 음의 진폭이 동일한 복극성 펄스신호로 변환시켜 출력한다.

[실시예]

이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.

제2도를 참조하면, 본 발명의 신규한 펄스변환회로는 펄스변환부(10)와 레귤레이터(23), CMOS 인버터(IN1, IN2) 및 NMOS 인버터(M1, M2)와 저항성부하(R5, R6)를 구비한 입력신호 발생부(20)로 구성되어, 입력되는 제1 및 제2단극성 펄스신호(POS, NEG)에 따라 입력신호 발생부(20)로부터 펄스변환부(10)의 반전(-) 및 비반전(+) 입력단에 동일크기의 진폭을 갖는 입력펄스신호를 단극성 펄스신호를 발생하고, 이 동일한 크기의 진폭을 갖는 단극성 펄스를 펄스변환부(10)를 통해 복극성 펄스로 변환한다.

제2도는 본 발명의 실시예에 따른 펄스변환회로도를 도시한 것이다.

제2도를 참조하면, 본 발명의 실시예에 따른 펄스변환회로는 단극성 펄스신호를 입력하여 음의 진폭과 양의 진폭이 크기가 동일한 복극성의 펄스신호로 변환 출력하는 펄스변환부(10)와, 제1 및 제2단극성 펄스신호(POS, NEG)를 입력하여 동일크기의 진폭을 갖는 제1 및 제2입력펄스신호를 발생하고, 발생된 입력펄스신호를 단극성 펄스신호로서 펄스변환부(10)로 출력하는 입력신호발생부(20)로 이루어졌다.

펄스변환부(10)는 입력신호발생부(20)로부터 제1입력펄스신호가 단극성 펄스신호로서 비반전(+) 입력단에 인가되고, 입력신호발생부(20)로부터 제2입력펄스신호가 단극성 펄스신호로서 반전(-) 입력단에 인가되는 연산증폭기(OP1)와, 상기 연산증폭기(OP1)의 비반전(+) 입력단에 제1입력펄스신호를 인가하기 위한 저항(R1, R2)과, 상기 연산증폭기(OP1)의 반전(-) 입력단에 제2입력펄스신호를 인가하기 위한 저항(R3)과, 상기 연산증폭기(OP1)의 출력을 반전단자(-)로 피이드백시켜주는 저항(R4)으로 구성된다.

입력신호 발생부(20)는 제1단극성 펄스신호(POS)를 입력하여 소정 진폭을 갖는 제1입력펄스신호를 발생하고, 발생된 제1입력펄스신호를 단극성 펄스신호로서 펄스변환부(10)의 비반전(+) 단자로 출력하기 위한 제1입력신호발생수단(21)과, 제2단극성 펄스신호(NEG)를 입력하여 상기 제1입력펄스신호와 동일한 크기의 진폭을 갖는 제2입력펄스신호를 발생하고, 발생된 제2입력펄스신호를 단극성 펄스신호로서 펄스변환부(10)의 반전(-) 입력단에 인가하기 위한 제2입력신호 발생수단(22) 및 상기 제1 및 제2입력신호 발생수단(21), (22)으로 소정의 전원전압(V_R)을 인가하기 위한 레귤레이터(23)로 이루어졌다.

입력신호 발생부(20)의 제1입력신호 발생수단(21)은 제1단극성 펄스신호(POS)를 반전시켜 주기 위한 제1반전수단(21-1)과, 제1반전수단(21-1)의 출력을 반전시켜 주기 위한 제2반전수단(21-2)과, 상기 제2반전수단(21-2)의 부하수단(21-3)으로 구성된다.

제1입력신호 발생수단(21)의 제1반전수단(21-1)은 제1단극성 펄스신호(POS)를 반전시켜 주기 위한 CMOS 인버터(IN1)로 구성되고, 제2반전수단(21-2)은 인버터(IN1)의 출력이 게이트에 인가되고 드레인이 부하수단(21-3)에 연결되며 소오스가 접지된 N형 모스 트랜지스터(M1)로 구성되며, 부하수단(21-3)은 일단이 상기 N형 모스 트랜지스터(M1)의 드레인에 연결되고 타단이 레귤레이터(23)의 출력에 연결된 저항(R5)으로 구성된다.

입력신호 발생부(20)의 제2입력신호 발생수단(22)은 제2단극성 펄스신호(NEG)를 반전시켜 주기 위한 제1반전수단(22-1)과, 제1반전수단(22-1)의 출력을 반전시켜 주기 위한 제2반전수단(22-2)과, 상기 제2반전수단(22-2)의 부하수단(22-3)으로 구성된다.

제2입력신호 발생수단(22)의 제1반전수단(22-1)은 제2단극성 펄스신호(NEG)를 반전시켜 주기 위한 CMOS 인버터(IN2)로 구성되고, 제2반전수단(22-2)은 인버터(IN2)의 출력이 게이트에 인가되고 드레인이 부하수단(22-3)에 연결되며 소오스가 접지된 N형 모스 트랜지스터(M2)로 구성되며, 부하수단(22-3)은 일단이 상기 N형 모스 트랜지스터(M2)의 드레인에 연결되고 타단이 레귤레이터(23)의 출력에 연결된 (저항(R6))으로 구성된다.

상기한 바와 같은 구성을 갖는 본 발명의 펄스변환회로의 동작을 설명하면 다음과 같다.

먼저, 제3도(b)에 도시된 바와 같이, 제1단극성 펄스신호(POS)가 하이상태가 되어 제1입력신호 발생수단(21)의 N형 모스 트랜지스터(M1)가 오프되고, 제2단극성 펄스신호(NEG)가 로우상태로 되어 제2입력신호 발생수단(22)의 N형 모스 트랜지스터(M2)가 온 될 때, 레귤레이터(23)로부터 출력되는 소정의 전압을 V_R이라 가정하면, 노드(b)의 전압은 하기의 식(4)로 표현된다.

노드(a)에서의 전압과 노드(b)에서의 전압이 같으므로, 노드(a)에서 방정식을 세우면 하기의 식(5)와 같이 표현된다.

펄스변환회로의 출력(Vout)은 하기의 식(6)으로 표현된다.

이와는 달리, 제3도(b)에 도시된 바와 같이 제1단극성 펄스신호(POS)가 로우상태가 되어 제1입력신호 발생수단(21)의 N형 모스 트랜지스터(M1)가 온 되고, 제2단극성 펄스신호(NEG)가 하이상태로 되어 제2입력신호 발생수단(22)의 N형 모스 트랜지스터(M2)가 오프되면, 노드(b)의 전압은 하기의 식(7)로 표현된다.

노드(a)에서의 전압과 노드(b)에서의 전압 Va=Vb 이므로, 노드(a)에서 방정식을 세우면 하기의 식(8)과 같이 표현된다.

펄스변환회로의 출력(Vout)은 하기의 식(9)으로 표현된다.

그러므로, 제2도에서 R3》5R6, R1》5R5가 되도록 저항값을 설정하고, 그리고 R3/R4 및 R1/R2의 비를 적절하게 조절하여 주면, 제3도(a)에 도시된 바와같이 (펄스변환부(10)의) (+), (-) 입력단으로 인가되는 입력펄스신호의 진폭을 동일한 크기로 만들어줄 수 있다.

따라서, (펄스변환부(10)의) 입력단에 인가되는 단극성 펄스신호는 전원전압에 종속되지 않고 레귤레이터를 통해 촐력되는 전원전압(V_R)에 종속된 값을 갖게 된다. 이에 따라 전원전압의 변동과 무관하게 출력단자(Vout)를 통해 (+)진폭과 (-)진폭의 크기가 동일한 복극성 펄스로의 변환이 가능하다.

제3도는 본 발명의 입,출력신호를 시뮬레이션한 결과를 도시한 것으로서, 제3도(a)는 입력신호인 제1 및 제2단극성 펄스신호(POS, NEG)의 파형도이고, 제3도(b)는 제1 및 제2단극성 펄스신호(POS, NEG)를 입력신호로 하여 단극성 펄스신호를 변환한 복극성 펄스신호의 파형도이다.

[발명의 효과]

상기한 바와같은 본 발명에 따르면, 전원전압과 무관한 단극성 펄스신호를 뺄셈기의 입력단에 인가하여 줌으로써, 단극성 펄스신호(POS, NEG)를 전원전압의 변동에 무관하게 (+)진폭과 (-)진폭이 동일한 크기를 갖는 복극성 펄스로 변환시켜 줄 수 있다.

Claims

제1 및 제2단극성 펄스신호(POS, NEG)를 입력하여 복극성 펄스신호로 변환하는 펄스변환회로에 있어서, 전원 전압의 변동에 독립적으로 일정한 전원전압(V_R)을 공급하기 위한 레귤레이터(23)와 ; 상기 레귤레이터(23)로부터 공급되는 전원전압(V_R)을 입력받고, 상기 제1단극성 펄스신호(POS)의 입력에 응답하여 소정 진폭을 갖는 단극성의 제1입력펄스신호를 발생하는 제1입력신호 발생수단(21)과 ; 상기 레귤레이터(23)로부터 공급되는 전원전압(V_R)을 입력받고, 상기 제2단극성 펄스신호(NEG)의 입력에 응답하여 상기 제1입력펄스신호와 동일한 진폭을 갖는 단극성의 제2입력펄스신호를 발생하는 제1입력신호 발생수단(22)과 ; 상기 제1 및 제2입력펄스신호를 각기 비반전(+) 입력단자 및 반전(-) 입력단자로 입력받아 복극성 펄스신로로 출력하는 펄스변환부(10)를 포함하는 것을 특징으로 하는 펄스변환회로.
제1항에 있어서, 상기 제1입력신호 발생수단(21)은 제1단극성 펄스신호(POS)를 반전시켜 주기 위한 제1반전수단(21-1)과, 제1반전수단(21-1)의 출력을 반전시켜 주기 위한 제2반전수단(21-2)과, 상기 제2반전수단(21-2)의 부하수단(21-3)으로 구성되는 것을 특징으로 하는 펄스변환회로.
제2항에 있어서, 제1입력신호 발생수단(21)의 제1반전수단(21-1)은 제1단극성 펄스신호(POS)를 반전시켜주기 위한 CMOS 인버터(IN1)로 구성되는 것을 특징으로 하는 펄스변환회로.
제2항에 있어서, 제1입력신호 발생수단(21) 제2반전수단(21-2)은 제1반전수단(21-1)의 출력이 게이트에 인가되고 드레인이 부하수단(21-3)에 연결되며 소오스가 접지된 N형 모스 트랜지스터(M1)로 구성되는 것을 특징으로 하는 펄스변환회로.
제2항에 있어서, 제1입력신호 발생수단(21)의 부하수단(21-3)은 일단이 상기 제2반전수단(22-2)에 연결되고 타단이 레귤레이터(23)의 출력에 연결된 저항(R5)으로 구성되는 것을 특징으로 하는 펄스변환회로.
제1항에 있어서, 제2입력신호 발생수단(22)은 제2단극성 펄스신호(NEG)를 반전시켜주기 위한 제1반전수단(22-1)과, 제1반전수단(22-1)의 출력을 반전시켜주기 위한 제2반전수단(22-2)과, 상기 제2반전수단(22-2)의 부하수단(22-3)으로 구성되는 것을 특징으로 하는 펄스변환회로.
제6항에 있어서, 제2입력신호 발생수단(22)의 제1반전수단(22-1)은 제2단극성 펄스신호(NEG)를 반전시켜 주기 위한 CMOS 인버터(IN2)로 구성되는 것을 특징으로 하는 펄스변환회로.
제6항에 있어서, 제2입력신호 발생수단(22)의 제2반전수단(22-2)은 제1반전수단(22-1)의 출력이 게이트에 인가되고 드레인이 부하수단(22-3)에 연결되며 소오스가 접지된 N형 모스 트랜지스터(M2)로 구성되는 것을 특징으로 하는 펄스변환회로.
제6항에 있어서, 제2입력신호 발생수단(22)의 부하수단(22-3)은 일단이 상기 제2반전수단(21-2)에 연결되고 타단이 레귤레이터(23)의 출력에 연결된 저항(R6)으로 구성되는 것을 특징으로 하는 펄스변환회로.