SU1621177A2

SU1621177A2 - Преобразователь напр жени в интервал времени

Info

Publication number: SU1621177A2
Application number: SU894634257A
Authority: SU
Inventors: Александр Иванович Федонин; Михаил Анатольевич Брежнев; Дмитрий Александрович Кувшинов; Евгений Васильевич Финк
Priority date: 1989-01-09
Filing date: 1989-01-09
Publication date: 1991-01-15

Abstract

Изобретение относитс к цифровой электроизмерительной технике и может быть использовано в составе информационно-измерительных систем автоматического контрол , в частности в. цифровых вольтметрах дл измерени удельного электрического сопротивлени полупроводниковых материалов двухзон- довын методом, иетырехзондовым методом и методом сопротивлени растека- ш . Цель изобретени - увеличение разреыающеп способности и обеспечение возможности лреоьразованн напр жений обеих пол рностей - достигаетс за счет введени дополнительных элементов и изменени схемы погического блока, 1 з.п. ср-лы, 3 ил.

Description

Изобретение относитс к цифровой электроизмерительной технике и можег быть использовало в составе информационно-измерительных систем автоматического контрол , в частности цифровых вольтметрах дл измерени удельного электрического сопротивлени полупроводниковых материалов двухзон- довым методом, четырехзондовым методом и методом сопротивлени растекани

Цель изобретени . - повышение разрешающей способности и обеспечение возможности преобразовани напр жени обеих пол рностей,,

На фиг. 1 представлена функциональна схема предлагаемого преобразовател ; на фиг. 2 и 3 - временные диаграммы его работы.

Преобразователь напр жени в интервал времени содержит первый 1 и второй 2 ключи, масштабный усилитель 3, операционный усилитель 4, токоог- рапичиваюшии элемент 5, выполненный на резисторе, третий 6 и четвертый 7 ключи, накопительной эпемент, выполненный в виде конденсатора 8, п тый -9 и шестой 10 ключи, компаратор 11, логический олок 12, блок 13 управлени , седьмой ключ 14, делитель 15 напр жени , восьмой 16, дев тый 17 и дес тый 18 ключи, дополнительный масштабный усилитель 19, дополнительный токоограничиваюпрти элемент 20, выполненный в виде резистора, потенциометр 21 и одиннадцатый ключ 22.

Логический бпок 12 выполнен на первом 23, втором 24, третьем 25 и четOS

ю

А

.

1

КЗ

вертом 26 элементах И, первом 27 и втором 28 триггерах и одновибраторе 29.

На фиг„ 2 и 3 обозначены; А А, , F - сигналы на первомf втором и третьем выходах генератора: тактовых импульсов (блока 13 управлени )5 % - из- менение напр жени на нижней обкладке конденсатора 8 относительно верхней; JQ В - сигнал на выходе компаратора 11| С - сигнал на выходе первого триггера 27 и на управл ющих входах четвертого и одиннадцатого ключей 14 и 22| D - сигнал на выходе второго триггера 28 $ и на управл ющем входе дев того ключа М Е - сигнал на выходе четвертого элемента И 26 и на управл ющем входе дес того ключа 18j G - сигнал на выходе третьего элемента И 25 к на управ- 20 л ющем входе второго ключа 2; Н - сравнение потенциалов на входах компаратора 11 с учетом собственных шумов последнего.

Преобразователь работает следующим 25 образом.

В первый полупериод работы преобразовател в течение фиксированного интервала времени Т интегрируетс сумма преобразуемого напр жени Ux и з напр жени на первом выходе делител 15 напр жени U0- K. По окончании интервала времени Т состо ние ключей и 7,9 измен етс ,, вызыва переворот конденсатора 8 в цепи отрица3

35

тельной обратной св зи операционного усилител 4 о Данное включение сохран етс в течение второго полупериода преобразовани также длительностью Т

В начале второго полупериода преоб- Q разовани в течение информативного интервала времени Ту посредством одиннадцатого ключа 22 принудительно измен етс порог срабатывани компаратора 11 (напр жение Un и происходит интег- д5

рирование опорного сигнала Up на конденсаторе 8, причем напр жение на последнем убывает. В момент достижени напр жением на конденсаторе 8 порогового напр жени U компаратора 11 пос- Q ледний формирует положительный импульс , обеспечивающий отключение опорного сигнала UQ и подключение уменьшенного опорного сигнала U0 Kg $ второго выхода делител 15 напр же- ни . В этот момент формируетс передний фронт дополнительного информативного интервала времени Т и устанавливаетс собственный порог срабатывани компаратора 11. Фронт окончани интервала времени т формируетс компаратором 11 в момент снижени напр жени на конденсаторе 8 до собственного порога срабатывани , В оставшеес врем до начала следующего цикла преобразовани , входы масштабных усилителей 3 и 19 подключаютс к общей шине и поэтому на конденсаторе 8 може интегрироватьс только напр жени смещени 1, включающее напр жение смещени масштабных усилителей 3 и 19 и операционного усилител 4.

Поскольку инверси включени конденсатора в цепи отрицательной обратной св зи осуществл етс через полупериод преобразовани , вли ние напр жени смещени 1 (в силу посто нства) практически исключаетс из результата преобразовани .

Обеспечение максимальной разрешающей способности преобразовател предполагает выполнение условии, описываемых системой уравнений:

Уа1К± т + УО

RC RC х°

UoKi

RC °

U + Mi n R С

тхо о;

с Г7 и°Кг

i|s0 uf sci;;

U0K1 иХм кс

0; (1)

(2)

(3) (4)

де UQ - напр жение опорного сигнала

(положительное); Uj( - максимальное положительное напр жение преобразуемого

сигнала;

4 и К Ј - коэффициенты передачи делител 15 напр жени дл первого и второго выходов; Т - длительность полупериода

преобразовани ;

Туо- информационный интервал времени при U x 0;

TXQ- дополнительный информативный интервал времени при Ux 0;

R - сопротивление резисторов 5 и 20 (сопротивлени могут быть неравными); С - емкость конденсатора 8; U n - напр жение порога срабатывани компаратора 11 в течение интервала времени Тх;

s. 51621177

спектральна плотность приuf f веденных к входу собственных шумов компаратора 11; частота единичного усилени компаратора 11; частота импульсов синхронизации на третьем выходе блока 13 управлени .

Уравнение (1) справедливо дл случа , когда напр жение преобразуемого сигнала 1)х 0.

Уравнение (2) характеризует операцию интегрировани уменьшенного делителем 15 напр жени опорного сигнала UQ за врем ТХо.

Уравнение (3) определ ет скорость изменени напр жени на конденсаторе 8 во врем интегрировани уменьшенного делителем 15 напр жени опорного сигнала UQ за врем Т. Максимальна разрешающа способность достигаетс при скорости, равной отношению напр жени собственных шумов компаратора 11 (фиг. 3) к периоду импульсов синхронизации (1/ff) на третьем выходе блока 13 управлени .

Уравнение (4) определ ет динамический диапазон преобразуемого сигнала U.

Параметры UQ, К(, U , R С дл

Т до минимально возможного с практической точки зрени . В этом случае разрешающа способность преобразовател дл обеих пол рностей сигнала Ux должна быть не менее, чем

N

х макс

хо

fF/K

2

(Ю)

10

.-t

Т

ПРИ lWc 1,5В; Т 240 с; ,0 9- UT с; тЈ0 Кг 1/16,

15

20

25

30

fp 10 Гц и при использовании в качестве компаратора 11 операционного усилител КР544Д1А с ДЈ Ю6 Гц и

л|но З Ю В/Гц по соотношени м (5)- -(8) легко определить Uo 3,33 В; U RC 6,8ЧСГ3с; К,0,453. В этом случае, использу соотношение (10), можно определить NXM01)e

144000. Это почти в шестнадцать раз превышает значение разрешающей способности преобразовател -прототипа.

Таким образом, предлагаемый преобразователь обладает более высокой разрешающей способностью и обеспечивает возможность преобразовани входных сигналов обеих пол рностей.

Claims

Формула изобретени

данного преобразовател вл ютс искомыми .

Решение системы уравнений имеет следующий вид:

ц У145°1.

Лm. 17 т I

LXO

+ К„Т

а1 хо

Un -Тхо (5)

(6)

35

40

Rr UЈ CLMJ$Ј;L J I™., .

KL - (тхо+кгтх 0) fF 501Г U)

К.

.. Т

iiu

В случае 0 результат преобразовани должен вычисл тьс по формуле

1

к„

+ т ±.

т ил

причем дополнительный информативный интервал времени Tj TXo практически не зависит от

ни Т( св зан с U пр мо пропорциональной зависимостью. Исход из этого, дл повышени разрешающей способности преобразовател необходимо уменьшить

1„ Преобразователь напр жени в интервал времени по авт.св. № 1282331, отличающийс тем, что, с целью повышени разрешающей способности и обеспечени возможности преобразовани напр жений обеих пол рностей , в него введены потенциометр, восьмой, дев тый, дес тый и одиннадцатый ключи, дополнительный токоогра- ничивающий элемент, выполненный иа резисторе, дополнительный масштабный усилитель и делитель напр жени , входы которого вл ютс соответственно шиной опорного сигнала и общей шиной, а выходы через восьмой и дев тый ключи соответственно соединены с входом дополнительного масштабного усилител , вход которого через дес тый ключ подключен к общей шине, выход через резистор - .к инвертирующему входу операционного усилител , первый и второй выводы балансировки нул компаратора соединены с первым и вторым выво- Ux. Интеграл време- 55 Дами потенциометра соответственно,

подвижный контакт которого через одиннадцатый ключ подключен к шине питани компаратора, управл ющие входы восьмого, дев того, дес того и один (8) 45

UoK

Т, (9)

50

Т до минимально возможного с практической точки зрени . В этом случае разрешающа способность преобразовател дл обеих пол рностей сигнала Ux должна быть не менее, чем

хо

fF/K

2

(Ю)

.-t

Т

ПРИ lWc 1,5В; Т 240 с; ,0 9- UT с; тЈ0 Кг 1/16,

5

0

5

0

fp 10 Гц и при использовании в качестве компаратора 11 операционного усилител КР544Д1А с ДЈ Ю6 Гц и

л|но З Ю В/Гц по соотношени м (5)- -(8) легко определить Uo 3,33 В; U RC 6,8ЧСГ3с; К,0,453. В этом случае, использу соотношение (10), можно определить NXM01)e

144000. Это почти в шестнадцать раз превышает значение разрешающей способности преобразовател -прототипа.

Таким образом, предлагаемый преобразователь обладает более высокой разрешающей способностью и обеспечивает возможность преобразовани входных сигналов обеих пол рностей.

Формула изобретени

35

55

40

55

еме- 55

(8) 45

55

50

надцатого ключей подключены соответственно к первому выходу блока управлени , первому и второму дополнительным и первому выходам логического блока, дополнительный вход которого соединен с дополнительным выходом блока управлени .

2, Преобразователь по п, отличающийс тем, что в нем логический блок выполнен на первом, втором, третьем и четвертом элементах И, первом и втором триггерах и одновибраторе, причем первый вход первого элемента И вл етс первым входом логического блока, второй вход первого и первый вход второго элементов И объединены и вл ютс дополнительным входом логического блока, вы- ход первого элемента И подключен к ,

0

5

входу сброса первого и второго триггеров , вход синхронизации первого триггера вл етс третьим входом логического блока, а выход через одно- вибратор соединен с вторым входом второго элемента И, выход которого соединен с входом установки в единичное состо ние второго триггера, выходы первого и второго триггеров соединены соответственно с первыми входами третьего и четвертого элементов И, вторые входы которых объединены и вл ютс вторым входом логического блока, выходы второго триггера и четвертого элемента И вл ютс соответственно первым и вторым дополнительными выхода- |МИ логического блока , а выходы третьего элемента И и первого триггера вл ютс соответственно первым и вторым выходами логического блока.