JPH0595287A - 減算回路および減算回路を備えるａ／ｄコンバータ - Google Patents
減算回路および減算回路を備えるａ／ｄコンバータInfo
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Abstract
(57)【要約】
【目的】 アナログ入力電圧と負荷による電圧降下との
差を求める減算回路において、線形な出力を得ることを
目的とする。 【構成】 アナログ電圧を発生するアナログ電圧発生器
と、アナログ電圧発生器の出力に一端が接続され他端が
出力端子に接続された負荷と、負荷に所望の降下電圧を
発生させるための正出力電流Ｉｏｕｔを与え、負荷の一
端に正出力電流Ｉｏｕｔ相補の関係を有する相補出力電
流／Ｉｏｕｔを与えるＤ／Ａ変換器とを備える。
差を求める減算回路において、線形な出力を得ることを
目的とする。 【構成】 アナログ電圧を発生するアナログ電圧発生器
と、アナログ電圧発生器の出力に一端が接続され他端が
出力端子に接続された負荷と、負荷に所望の降下電圧を
発生させるための正出力電流Ｉｏｕｔを与え、負荷の一
端に正出力電流Ｉｏｕｔ相補の関係を有する相補出力電
流／Ｉｏｕｔを与えるＤ／Ａ変換器とを備える。
Description
【０００１】
【産業上の利用分野】この発明はアナログ入力電圧と負
荷による降下電圧との差を求める減算回路およびこの減
算回路を備えるＡ／Ｄコンバータに関するものである。
荷による降下電圧との差を求める減算回路およびこの減
算回路を備えるＡ／Ｄコンバータに関するものである。
【０００２】
【従来の技術】減算回路はアナログ入力電圧と負荷によ
る降下電圧との差を求めるものであり、Ａ／Ｄコンバー
タなどに用いられる。図１０は、従来の減算回路のブロ
ック図である。図１０に示す減算回路Ａはアナログ電圧
印加端子１、減算結果を出力する出力端子２、負荷３お
よびＤ／Ａ変換器６を備える。アナログ電圧印加端子１
には、アナログ電圧発生器７´が接続される。このアナ
ログ電圧発生器７´はに直流電圧Ｖ１を与える。負荷３
´は、その一端５がアナログ電圧印加端子１に接続さ
れ、その他端４が出力端子２に接続される。この負荷３
´としては、抵抗、容量、インダクタンスなどの受動素
子およびダイオード、トランジスタなどの能動素子があ
る。受動素子の場合には、出力電圧は線形となり、能動
素子の場合は出力電圧は非線形となる。Ｄ／Ａ変換器６
は、負荷３´の他端４に接続される正出力端子６ａと、
電源電位Ｖｃｃに結合される相補出力端子６ｂとを有す
る。このＤ／Ａ変換器６は、外部から与えられる正出力
電流の大きさを指示するためのビット信号に応答して、
正出力電流Ｉｏｕｔを発生し、これを正出力端子６ａを
通して負荷３´の他端４に与える。
る降下電圧との差を求めるものであり、Ａ／Ｄコンバー
タなどに用いられる。図１０は、従来の減算回路のブロ
ック図である。図１０に示す減算回路Ａはアナログ電圧
印加端子１、減算結果を出力する出力端子２、負荷３お
よびＤ／Ａ変換器６を備える。アナログ電圧印加端子１
には、アナログ電圧発生器７´が接続される。このアナ
ログ電圧発生器７´はに直流電圧Ｖ１を与える。負荷３
´は、その一端５がアナログ電圧印加端子１に接続さ
れ、その他端４が出力端子２に接続される。この負荷３
´としては、抵抗、容量、インダクタンスなどの受動素
子およびダイオード、トランジスタなどの能動素子があ
る。受動素子の場合には、出力電圧は線形となり、能動
素子の場合は出力電圧は非線形となる。Ｄ／Ａ変換器６
は、負荷３´の他端４に接続される正出力端子６ａと、
電源電位Ｖｃｃに結合される相補出力端子６ｂとを有す
る。このＤ／Ａ変換器６は、外部から与えられる正出力
電流の大きさを指示するためのビット信号に応答して、
正出力電流Ｉｏｕｔを発生し、これを正出力端子６ａを
通して負荷３´の他端４に与える。
【０００３】次に、図１０に示した減算回路の動作を説
明する。ここで、アナログ電圧印加端子１の電圧をＶ
１、出力端子２の電圧をＶ２、負荷３´のインピーダン
スをＺとすると、出力電圧Ｖ２は、オームの法則を用い
て理想的には、 Ｖ２＝Ｖ１−Ｉｏｕｔ・Ｚ …（１） で表わされる。すなわち、出力電圧Ｖ１から降下電圧Ｉ
ｏｕｔ・Ｚが減算される。
明する。ここで、アナログ電圧印加端子１の電圧をＶ
１、出力端子２の電圧をＶ２、負荷３´のインピーダン
スをＺとすると、出力電圧Ｖ２は、オームの法則を用い
て理想的には、 Ｖ２＝Ｖ１−Ｉｏｕｔ・Ｚ …（１） で表わされる。すなわち、出力電圧Ｖ１から降下電圧Ｉ
ｏｕｔ・Ｚが減算される。
【０００４】しかしながら、上述の（１）式は理想であ
り、実際にはアナログ電圧発生器７´の出力段の抵抗が
有限であるため、この影響を受けて、出力端子２の電圧
Ｖ２は非線形となる。このことは、後でさらに詳細に説
明する。
り、実際にはアナログ電圧発生器７´の出力段の抵抗が
有限であるため、この影響を受けて、出力端子２の電圧
Ｖ２は非線形となる。このことは、後でさらに詳細に説
明する。
【０００５】ところで、Ａ／Ｄコンバータは、特に画像
処理の分野において高速かつ高分解能が要請されてい
る。また、高品位にテレビジョン信号の送信には、変換
周波数５０ＭＨｚ以上で１０ビット分解能のＡ／Ｄコン
バータが必要とされる。このようなＡ／Ｄ変換コンバー
タを全並列型Ａ／Ｄコンバータで作ると、入力容量、チ
ップ面積および消費電力の増大を招く。この問題を解消
するために、最近ではアナログ入力電圧を上位ビットと
下位ビットに分けてＡ／Ｄ変換する直並列型のＡ／Ｄコ
ンバータが開発されている。この直並列型のＡ／Ｄコン
バータには前述の減算回路が用いられる。
処理の分野において高速かつ高分解能が要請されてい
る。また、高品位にテレビジョン信号の送信には、変換
周波数５０ＭＨｚ以上で１０ビット分解能のＡ／Ｄコン
バータが必要とされる。このようなＡ／Ｄ変換コンバー
タを全並列型Ａ／Ｄコンバータで作ると、入力容量、チ
ップ面積および消費電力の増大を招く。この問題を解消
するために、最近ではアナログ入力電圧を上位ビットと
下位ビットに分けてＡ／Ｄ変換する直並列型のＡ／Ｄコ
ンバータが開発されている。この直並列型のＡ／Ｄコン
バータには前述の減算回路が用いられる。
【０００６】図１１は、このような直並列型Ａ／Ｄコン
バータのブロック図であり、図１２は図１１の減算回路
Ａとサンプルホールド回路７の出力段を示す回路図であ
る。
バータのブロック図であり、図１２は図１１の減算回路
Ａとサンプルホールド回路７の出力段を示す回路図であ
る。
【０００７】図１１を参照して、このＡ／Ｄ変換コンバ
ータはサンプルホールド回路７、上位Ａ／Ｄ変換器１
０、減算回路Ａ、アンプ１１および下位Ａ／Ｄ変換器１
２を備える。サンプルホールド回路７は、アナログ入力
電圧Ｖｉｎをサンプルホールドしてアナログ電圧Ｖ１を
出力する。上位Ａ／Ｄ変換器１０は、サンプルホールド
回路７から出力されるアナログ電圧Ｖ１を粗くＡ／Ｄ変
換して上位ビットを求める。
ータはサンプルホールド回路７、上位Ａ／Ｄ変換器１
０、減算回路Ａ、アンプ１１および下位Ａ／Ｄ変換器１
２を備える。サンプルホールド回路７は、アナログ入力
電圧Ｖｉｎをサンプルホールドしてアナログ電圧Ｖ１を
出力する。上位Ａ／Ｄ変換器１０は、サンプルホールド
回路７から出力されるアナログ電圧Ｖ１を粗くＡ／Ｄ変
換して上位ビットを求める。
【０００８】減算回路Ａは、負荷としての抵抗３および
Ｄ／Ａ変換器６を含む。抵抗３は、その一端５がサンプ
ルホールド回路７の出力に接続され、その他端４が下位
Ａ／Ｄ変換器１２に接続される。Ｄ／Ａ変換器６は、上
位Ａ／Ｄ変換器１２により求められた上位ビットに応答
して、抵抗３に所望の降下電圧を発生させるための正出
力電流Ｉｏｕｔを発生し、これを抵抗３の他端４に与え
る。すなわち、減算回路Ａは、サンプルホールド回路７
から出力されるアナログ電圧Ｖ１と上位Ａ／Ｄ変換器１
２により求めた上位ビットに対応する電圧値との差を求
める。
Ｄ／Ａ変換器６を含む。抵抗３は、その一端５がサンプ
ルホールド回路７の出力に接続され、その他端４が下位
Ａ／Ｄ変換器１２に接続される。Ｄ／Ａ変換器６は、上
位Ａ／Ｄ変換器１２により求められた上位ビットに応答
して、抵抗３に所望の降下電圧を発生させるための正出
力電流Ｉｏｕｔを発生し、これを抵抗３の他端４に与え
る。すなわち、減算回路Ａは、サンプルホールド回路７
から出力されるアナログ電圧Ｖ１と上位Ａ／Ｄ変換器１
２により求めた上位ビットに対応する電圧値との差を求
める。
【０００９】次に、図１２を参照して、サンプルホール
ド回路７の出力段は、トランジスタ７ｄおよび電流源７
ｅを含む。トランジスタ７ｄは、そのコレクタが電源端
子Ｖｃｃに接続され、そのベースがサンプルホールドさ
れた信号を受けるように接続され、そのエミッタが電流
源７ｅおよびアナログ電圧印加端子１に接続される。
ド回路７の出力段は、トランジスタ７ｄおよび電流源７
ｅを含む。トランジスタ７ｄは、そのコレクタが電源端
子Ｖｃｃに接続され、そのベースがサンプルホールドさ
れた信号を受けるように接続され、そのエミッタが電流
源７ｅおよびアナログ電圧印加端子１に接続される。
【００１０】電流源７ｅは、トランジスタ７ｄのエミッ
タに直流電流Ｉ７を与える。Ｄ／Ａ変換器６は、上位Ａ
／Ｄ変換器１０（図１１）からの上位ビット信号に応答
して、スイッチングするスイッチング回路Ｓ１〜Ｓ８
と、対応のスイッチング回路に接続される電流源６１〜
６８とを備える。各スイッチング回路Ｓ１〜Ｓ８は、２
つの入力端子と、１つの出力端子とを含む。一方の入力
端子は、正出力端子６ａに接続され、他方の入力端子は
相補出力端子６ｂに接続される。スイッチング回路Ｓ１
〜Ｓ８の出力端子は、対応の電流源６１〜６８に接続さ
れる。各電流源６１〜６８より発生される電流の大きさ
は同じである。
タに直流電流Ｉ７を与える。Ｄ／Ａ変換器６は、上位Ａ
／Ｄ変換器１０（図１１）からの上位ビット信号に応答
して、スイッチングするスイッチング回路Ｓ１〜Ｓ８
と、対応のスイッチング回路に接続される電流源６１〜
６８とを備える。各スイッチング回路Ｓ１〜Ｓ８は、２
つの入力端子と、１つの出力端子とを含む。一方の入力
端子は、正出力端子６ａに接続され、他方の入力端子は
相補出力端子６ｂに接続される。スイッチング回路Ｓ１
〜Ｓ８の出力端子は、対応の電流源６１〜６８に接続さ
れる。各電流源６１〜６８より発生される電流の大きさ
は同じである。
【００１１】したがって、正出力電流Ｉｏｕｔと相補出
力電流／Ｉｏｕｔとの合計値は一定であり、正出力電流
Ｉｏｕｔと相補出力電流／Ｉｏｕｔとは相補な関係を有
する。なお、以下の説明では合計値はフルスケール電流
Ｉｆｓと呼ぶ。
力電流／Ｉｏｕｔとの合計値は一定であり、正出力電流
Ｉｏｕｔと相補出力電流／Ｉｏｕｔとは相補な関係を有
する。なお、以下の説明では合計値はフルスケール電流
Ｉｆｓと呼ぶ。
【００１２】図１３は、図１１および図１２に示したＡ
／Ｄコンバータの理想的入出力特性と実際の入出力特性
を示す図である。
／Ｄコンバータの理想的入出力特性と実際の入出力特性
を示す図である。
【００１３】次に、図１１ないし図１３を参照して、Ａ
／Ｄコンバータの動作を説明する。アナログ入力電圧Ｖ
ｉｎは、サンプルホールド回路７によりサンプルホール
ドされ、アナログ電圧Ｖ１が発生される。な電圧Ｖ１は
上位Ａ／Ｄ変換器１０および抵抗３に与えられる。上位
Ａ／Ｄ変換器１０に与えられた出力電圧Ｖ１は、ここで
粗くＡ／Ｄ変換される。このＡ／Ｄ変換値（上位ビット
信号）は、Ｄ／Ａ変換器６の各スイッチング回路Ｓ１〜
Ｓ８に与えられる。スイッチング回路Ｓ１〜Ｓ８は上位
ビット信号に応答してスイッチングする。図１２の例で
は、上位ビット信号は“１０１”であり、５個のスイッ
チング回路Ｓ１〜Ｓ５がオンする。スイッチング回路Ｓ
１〜Ｓ８のスイッチオン動作に応答して、ビット信号に
対応する正出力電流Ｉｏｕｔが抵抗３に流れる。それに
より、抵抗３の他端４に理想的には、 Ｖ２＝Ｖ１−Ｉｏｕｔ・Ｒ …（２） で表わされる電圧Ｖ２が出力される。ここで、Ｒは抵抗
３の抵抗値である。
／Ｄコンバータの動作を説明する。アナログ入力電圧Ｖ
ｉｎは、サンプルホールド回路７によりサンプルホール
ドされ、アナログ電圧Ｖ１が発生される。な電圧Ｖ１は
上位Ａ／Ｄ変換器１０および抵抗３に与えられる。上位
Ａ／Ｄ変換器１０に与えられた出力電圧Ｖ１は、ここで
粗くＡ／Ｄ変換される。このＡ／Ｄ変換値（上位ビット
信号）は、Ｄ／Ａ変換器６の各スイッチング回路Ｓ１〜
Ｓ８に与えられる。スイッチング回路Ｓ１〜Ｓ８は上位
ビット信号に応答してスイッチングする。図１２の例で
は、上位ビット信号は“１０１”であり、５個のスイッ
チング回路Ｓ１〜Ｓ５がオンする。スイッチング回路Ｓ
１〜Ｓ８のスイッチオン動作に応答して、ビット信号に
対応する正出力電流Ｉｏｕｔが抵抗３に流れる。それに
より、抵抗３の他端４に理想的には、 Ｖ２＝Ｖ１−Ｉｏｕｔ・Ｒ …（２） で表わされる電圧Ｖ２が出力される。ここで、Ｒは抵抗
３の抵抗値である。
【００１４】このようにして、アナログ電圧Ｖ１から抵
抗３による降下電圧を減算することができる。（２）式
で示された入出力特性を図１３中の破線で示す。
抗３による降下電圧を減算することができる。（２）式
で示された入出力特性を図１３中の破線で示す。
【００１５】しかしながら、出力段のトランジスタ７ｄ
は、エミッタフォロア回路を構成しており、ベースエミ
ッタ間は有限な出力抵抗を持ちかつその出力抵抗は非線
形である。
は、エミッタフォロア回路を構成しており、ベースエミ
ッタ間は有限な出力抵抗を持ちかつその出力抵抗は非線
形である。
【００１６】エミッタフォロア回路に限らず、トランジ
スタなどの非線形素子を用いた回路は、その出力は非線
形になる。
スタなどの非線形素子を用いた回路は、その出力は非線
形になる。
【００１７】上述のエミッタフォロア回路の非線形性に
よる入出力特性をさらに詳細に説明する。トランジスタ
７ｄのベース電圧をＶｂ、コレクタ電圧をＩｃ、エミッ
タ電流をＩｅ、ベース接地電流増幅率をαとすると、 Ｉｃ＝Ｉｓ・ｅｘｐ｛（Ｖｂ−Ｖ１）／Ｖｔ｝＝α・Ｉｅ …（３） と近似できることが、広く知られている。ここで、Ｉｓ
は飽和電流、Ｖｔはサーマルボルテージであり、これら
とαは他の変数に依存しない乗数である。（３）式よ
り、 Ｖ１＝Ｖｂ−Ｖｔ・ｌｏｇ（α・Ｉｅ／Ｉｓ） …（４） ところで、エミッタ電流Ｉｅは電流源７ｅの電流Ｉ７と
Ｄ／Ａ変換器６の正出力電流との和であるから、 Ｖ１＝Ｖｂ−Ｖｔ・ｌｏｇ｛α・Ｉ７＋Ｉｏｕｔ）／Ｉｓ｝ …（５） となる。したがって、アナログ電圧Ｖ１は正出力電流Ｉ
ｏｕｔに依存して非線形に変化し、（２）式で与えられ
る出力電圧Ｖ２も非線形となる。この様子を図１３中の
実線に示す。なお、Ｉｏｕｔ＝０でのアナログ電圧Ｖ１
の値をＶ１０として求めると、 Ｖ１０＝Ｖｂ−Ｖｔ・ｌｏｇ（α・Ｉ７／Ｉｓ） …（６） で与えられる。
よる入出力特性をさらに詳細に説明する。トランジスタ
７ｄのベース電圧をＶｂ、コレクタ電圧をＩｃ、エミッ
タ電流をＩｅ、ベース接地電流増幅率をαとすると、 Ｉｃ＝Ｉｓ・ｅｘｐ｛（Ｖｂ−Ｖ１）／Ｖｔ｝＝α・Ｉｅ …（３） と近似できることが、広く知られている。ここで、Ｉｓ
は飽和電流、Ｖｔはサーマルボルテージであり、これら
とαは他の変数に依存しない乗数である。（３）式よ
り、 Ｖ１＝Ｖｂ−Ｖｔ・ｌｏｇ（α・Ｉｅ／Ｉｓ） …（４） ところで、エミッタ電流Ｉｅは電流源７ｅの電流Ｉ７と
Ｄ／Ａ変換器６の正出力電流との和であるから、 Ｖ１＝Ｖｂ−Ｖｔ・ｌｏｇ｛α・Ｉ７＋Ｉｏｕｔ）／Ｉｓ｝ …（５） となる。したがって、アナログ電圧Ｖ１は正出力電流Ｉ
ｏｕｔに依存して非線形に変化し、（２）式で与えられ
る出力電圧Ｖ２も非線形となる。この様子を図１３中の
実線に示す。なお、Ｉｏｕｔ＝０でのアナログ電圧Ｖ１
の値をＶ１０として求めると、 Ｖ１０＝Ｖｂ−Ｖｔ・ｌｏｇ（α・Ｉ７／Ｉｓ） …（６） で与えられる。
【００１８】
【発明が解決しようとする課題】従来の減算回路および
Ａ／Ｄコンバータは以上のように構成されているので、
Ｄ／Ａ変換器の出力変化に依存して、アナログ電圧Ｖ１
と出力電圧Ｖ２が非線形になる。その結果、精度のよい
減算結果が得られず、Ａ／Ｄ変換結果に誤差が発生する
という可能性がある。
Ａ／Ｄコンバータは以上のように構成されているので、
Ｄ／Ａ変換器の出力変化に依存して、アナログ電圧Ｖ１
と出力電圧Ｖ２が非線形になる。その結果、精度のよい
減算結果が得られず、Ａ／Ｄ変換結果に誤差が発生する
という可能性がある。
【００１９】それゆえに、この発明の１つの目的は、ア
ナログ電圧と負荷による電圧降下との差を求める減算回
路において、線形な出力を得ることである。
ナログ電圧と負荷による電圧降下との差を求める減算回
路において、線形な出力を得ることである。
【００２０】この発明のもう１つの目的は、アナログ電
圧を上位ビットと下位ビットに分けてＡ／Ｄ変換するＡ
／Ｄコンバータにおいて、線形な出力を得て、誤差の発
生を防止することである。
圧を上位ビットと下位ビットに分けてＡ／Ｄ変換するＡ
／Ｄコンバータにおいて、線形な出力を得て、誤差の発
生を防止することである。
【００２１】
【課題を解決するための手段】前記目的を達成するため
の第１の発明に係るアナログ電圧減算回路は、アナログ
電圧発生手段と、負荷手段と、相補電流出力手段とを備
える。
の第１の発明に係るアナログ電圧減算回路は、アナログ
電圧発生手段と、負荷手段と、相補電流出力手段とを備
える。
【００２２】アナログ電圧発生手段は、アナログ電圧を
発生する。負荷手段は、その一端がアナログ電圧発生回
路の出力に接続され、他端を出力端子とする。
発生する。負荷手段は、その一端がアナログ電圧発生回
路の出力に接続され、他端を出力端子とする。
【００２３】相補電流出力手段は、負荷手段の他端に、
所望の降下電圧を発生させるための第１の電流与え、か
つ負荷手段の一端に第１の電流と相補な関係を有する第
２の電流を与える。
所望の降下電圧を発生させるための第１の電流与え、か
つ負荷手段の一端に第１の電流と相補な関係を有する第
２の電流を与える。
【００２４】また、第２の発明に係るＡ／Ｄコンバータ
は、アナログ入力電圧を上位ビットと下位ビットに分け
てＡ／Ｄ変換する装置であって、サンプルホールド手
段、上位Ａ／Ｄ変換手段、減算手段および下位Ａ／Ｄ変
換手段を備える。
は、アナログ入力電圧を上位ビットと下位ビットに分け
てＡ／Ｄ変換する装置であって、サンプルホールド手
段、上位Ａ／Ｄ変換手段、減算手段および下位Ａ／Ｄ変
換手段を備える。
【００２５】サンプルホールド手段は、アナログ入力電
圧をサンプルホールドする。上位Ａ／Ｄ変換手段はサン
プルホールドされたアナログ入力電圧を粗くＡ／Ｄ変換
して上位ビットを求める。
圧をサンプルホールドする。上位Ａ／Ｄ変換手段はサン
プルホールドされたアナログ入力電圧を粗くＡ／Ｄ変換
して上位ビットを求める。
【００２６】減算手段は、負荷手段と、Ｄ／Ａ変換手段
とを含む。負荷手段はその一端がサンプルホールド手段
の出力に接続され、その他端が下位Ａ／Ｄ変換手段に接
続される。
とを含む。負荷手段はその一端がサンプルホールド手段
の出力に接続され、その他端が下位Ａ／Ｄ変換手段に接
続される。
【００２７】Ｄ／Ａ変換手段は上位Ａ／Ｄ変換手段によ
り求められた上位ビットに対応する第１の電流とこの第
１の電流と相補な関係を有する第２の電流とを発生し、
第１の電流を負荷手段の他端に与え、第２の電流を負荷
手段の一端に与える。
り求められた上位ビットに対応する第１の電流とこの第
１の電流と相補な関係を有する第２の電流とを発生し、
第１の電流を負荷手段の他端に与え、第２の電流を負荷
手段の一端に与える。
【００２８】下位Ａ／Ｄ変換手段は減算手段の減算結果
をＡ／Ｄ変換して下位ビットを求める。
をＡ／Ｄ変換して下位ビットを求める。
【００２９】
【作用】この発明では、負荷手段の他端には相補電流出
力手段により所望の降下電圧を発生させるための第１の
電流が与えられ、負荷手段の他端には相補電流出力手段
により第１の電流と相補な関係を有する第２の電流が与
えられる。したがって、負荷手段の一端には第１の電流
と第２の電流との合計電流が流れる。第１の電流と第２
の電流とは相補な関係にあるため、一定値であり、負荷
手段の一端の電位は変化しない。その結果、出力電圧は
線形になる。
力手段により所望の降下電圧を発生させるための第１の
電流が与えられ、負荷手段の他端には相補電流出力手段
により第１の電流と相補な関係を有する第２の電流が与
えられる。したがって、負荷手段の一端には第１の電流
と第２の電流との合計電流が流れる。第１の電流と第２
の電流とは相補な関係にあるため、一定値であり、負荷
手段の一端の電位は変化しない。その結果、出力電圧は
線形になる。
【００３０】
【実施例】図１は、この発明の一実施例を示す減算回路
のブロック図である。図１を参照して、この減算回路Ａ
と図１０の減算回路とが異なるところは、Ｄ／Ａ変換器
６の相補出力端子６ｂが負荷３´の一端５に接続されて
いることである。その他の回路は図１０に示した減算回
路と同様であり、同一符号を付しその説明は適宜省略す
る。
のブロック図である。図１を参照して、この減算回路Ａ
と図１０の減算回路とが異なるところは、Ｄ／Ａ変換器
６の相補出力端子６ｂが負荷３´の一端５に接続されて
いることである。その他の回路は図１０に示した減算回
路と同様であり、同一符号を付しその説明は適宜省略す
る。
【００３１】動作において、Ｄ／Ａ変換器６は、外部か
ら与えられるビット信号に応答して、正出力電流Ｉｏｕ
ｔと、相補出力電流／Ｉｏｕｔを発生する。正出力電流
Ｉｏｕｔは正出力端子６ａを通して負荷３´の他端４に
与えられ、相補出力電流／Ｉｏｕｔは相補出力端子６ｂ
を通して負荷３´の一端５に与えられる。それにより、
負荷３´の一端５には、正出力電流Ｉｏｕｔと相補出力
電流／Ｉｏｕｔとを合計したフルスケール電流Ｉｆｓが
流れる。この結果、負荷３´の一端５の電位は正出力電
流Ｉｏｕｔに影響されず一定値となり、出力電圧Ｖ２は
線形になる。
ら与えられるビット信号に応答して、正出力電流Ｉｏｕ
ｔと、相補出力電流／Ｉｏｕｔを発生する。正出力電流
Ｉｏｕｔは正出力端子６ａを通して負荷３´の他端４に
与えられ、相補出力電流／Ｉｏｕｔは相補出力端子６ｂ
を通して負荷３´の一端５に与えられる。それにより、
負荷３´の一端５には、正出力電流Ｉｏｕｔと相補出力
電流／Ｉｏｕｔとを合計したフルスケール電流Ｉｆｓが
流れる。この結果、負荷３´の一端５の電位は正出力電
流Ｉｏｕｔに影響されず一定値となり、出力電圧Ｖ２は
線形になる。
【００３２】図２は、この発明のＡ／Ｄコンバータの一
実施例を示すブロック図であり、図３は図２のＤ／Ａ変
換器とサンプルホールドの出力段との詳細を示す回路図
である。図２ないし図３に示したＡ／Ｄコンバータと図
１１ないし図１２に示したＡ／Ｄコンバータとが異なる
ところは、Ｄ／Ａ変換器６の相補出力端子６ｂが抵抗３
の一端５に接続されていることである。その他の回路に
ついては図１１ないし図１２と同様であり、同一符号を
付し適宜その説明は省略する。
実施例を示すブロック図であり、図３は図２のＤ／Ａ変
換器とサンプルホールドの出力段との詳細を示す回路図
である。図２ないし図３に示したＡ／Ｄコンバータと図
１１ないし図１２に示したＡ／Ｄコンバータとが異なる
ところは、Ｄ／Ａ変換器６の相補出力端子６ｂが抵抗３
の一端５に接続されていることである。その他の回路に
ついては図１１ないし図１２と同様であり、同一符号を
付し適宜その説明は省略する。
【００３３】次に動作を説明する。前述したようにＤ／
Ａ変換器６の相補出力電流／Ｉｏｕｔと正出力電流Ｉｏ
ｕｔとの和は、フルスケール電流Ｉｆｓであり、常に一
定となる。
Ａ変換器６の相補出力電流／Ｉｏｕｔと正出力電流Ｉｏ
ｕｔとの和は、フルスケール電流Ｉｆｓであり、常に一
定となる。
【００３４】 Ｉｆｓ＝Ｉｏｕｔ＋／Ｉｏｕｔ …（７） この場合、トランジスタ７ｄのエミッタ電流Ｉｅは、 Ｉｅ＝Ｉ７＋Ｉｏｕｔ＋／Ｉｏｕｔ＝Ｉ７＋Ｉｆｓ …（８） と一定となる。したがって、（４）および（７）式よ
り、 Ｖ１＝Ｖｂ−Ｖｔ・ｌｏｇ｛α・（Ｉ７＋Ｉｆｓ）／Ｉｓ｝ アナログ電流Ｖ１は正出力電流Ｉｏｕｔに依存せず、ベ
ース電圧Ｖｂが一定の場合は常に一定となる。したがっ
て、（２）式で与えられるＶ２は線形となる。図４は、
アナログ電圧Ｖ１、出力電圧Ｖ２および正出力線Ｉｏｕ
ｔの関係を示す入出力特性図である。図４においてＶ１
０′はオフセット電圧である。このオフセット電圧Ｖ１
０′はＩｏｕｔ＝０でのアナログ電圧Ｖ１の値を求めた
ものである。オフセット電圧Ｖ１０′は、 Ｖ１０′＝Ｖｂ−Ｖｔ・ｌｏｇ｛α・（Ｉ７＋Ｉｆｓ）／Ｉｓ｝＜Ｖ１０ …（１０） となり、オフセットが生じた形になる。このオフセット
が不具合とならない場合はこのままで十分効果がある。
もし、オフセットを抑える必要がある場合は様々な方法
があるが、ここに示された回路の中で実現するとすれ
ば、次の方法が考えられる。すなわち電流源７ｅの電流
値を減少させてＩ７′とする。このＩ７′とフルスケー
ル電流Ｉｆｓとの和がもとの電流値Ｉ７と等しくなるよ
うにする。すなわち、Ｉｅ＝Ｉ７′＋Ｉｆｓ＝Ｉ７にす
れば、Ｖ１０とＶ１０′とが一致する。
り、 Ｖ１＝Ｖｂ−Ｖｔ・ｌｏｇ｛α・（Ｉ７＋Ｉｆｓ）／Ｉｓ｝ アナログ電流Ｖ１は正出力電流Ｉｏｕｔに依存せず、ベ
ース電圧Ｖｂが一定の場合は常に一定となる。したがっ
て、（２）式で与えられるＶ２は線形となる。図４は、
アナログ電圧Ｖ１、出力電圧Ｖ２および正出力線Ｉｏｕ
ｔの関係を示す入出力特性図である。図４においてＶ１
０′はオフセット電圧である。このオフセット電圧Ｖ１
０′はＩｏｕｔ＝０でのアナログ電圧Ｖ１の値を求めた
ものである。オフセット電圧Ｖ１０′は、 Ｖ１０′＝Ｖｂ−Ｖｔ・ｌｏｇ｛α・（Ｉ７＋Ｉｆｓ）／Ｉｓ｝＜Ｖ１０ …（１０） となり、オフセットが生じた形になる。このオフセット
が不具合とならない場合はこのままで十分効果がある。
もし、オフセットを抑える必要がある場合は様々な方法
があるが、ここに示された回路の中で実現するとすれ
ば、次の方法が考えられる。すなわち電流源７ｅの電流
値を減少させてＩ７′とする。このＩ７′とフルスケー
ル電流Ｉｆｓとの和がもとの電流値Ｉ７と等しくなるよ
うにする。すなわち、Ｉｅ＝Ｉ７′＋Ｉｆｓ＝Ｉ７にす
れば、Ｖ１０とＶ１０′とが一致する。
【００３５】図５は、減算回路の第２の実施例を示す回
路図である。図５に示す減算回路は、前述のオフセット
電圧Ｖ１０′を除去できる。図５の減算回路が図３の減
算回路Ａと異なるところは、アナログ電圧印加端子１に
電流源５０が接続されていることである。電流源５０
は、アナログ電圧印加端子１にオフセット電圧Ｖ１０′
を除去するための電流Ｉ５０を与える。電流Ｉ５０は、
その大きさがフルスケール電流Ｉｆｓと等しくされ、そ
の方向がＩｆｓと反対にされる。こうすることにより、 Ｉｅ＝１７＋Ｉｆｓ−Ｉ５０＝Ｉ７ …（１１） となり、Ｖ１０とＶ１０′とは一致する。
路図である。図５に示す減算回路は、前述のオフセット
電圧Ｖ１０′を除去できる。図５の減算回路が図３の減
算回路Ａと異なるところは、アナログ電圧印加端子１に
電流源５０が接続されていることである。電流源５０
は、アナログ電圧印加端子１にオフセット電圧Ｖ１０′
を除去するための電流Ｉ５０を与える。電流Ｉ５０は、
その大きさがフルスケール電流Ｉｆｓと等しくされ、そ
の方向がＩｆｓと反対にされる。こうすることにより、 Ｉｅ＝１７＋Ｉｆｓ−Ｉ５０＝Ｉ７ …（１１） となり、Ｖ１０とＶ１０′とは一致する。
【００３６】図６は、減算回路の第３の実施例を示す回
路図である。この減算回路が図３の減算回路と異なると
ころは、電流源７ｅが除かれてフルスケール電流Ｉｆｓ
が前述の電流源の電流値Ｉ７と等しくされていることで
ある。こうすることによってもＶ１０とＶ１０′とが一
致する。この場合には、サンプルホールド回路７の素子
数が減少するという利点がある。ただし減算回路の高速
化などの理由によりフルスケール電流ＩｆｓがＩ７より
も大きくなってしまう場合には、この減算回路を用いる
ことはできない。この場合には図７に示す減算回路を用
いる。
路図である。この減算回路が図３の減算回路と異なると
ころは、電流源７ｅが除かれてフルスケール電流Ｉｆｓ
が前述の電流源の電流値Ｉ７と等しくされていることで
ある。こうすることによってもＶ１０とＶ１０′とが一
致する。この場合には、サンプルホールド回路７の素子
数が減少するという利点がある。ただし減算回路の高速
化などの理由によりフルスケール電流ＩｆｓがＩ７より
も大きくなってしまう場合には、この減算回路を用いる
ことはできない。この場合には図７に示す減算回路を用
いる。
【００３７】図７は減算回路の第４の実施例を示す回路
図である。この減算回路図６の減算回路と異なるところ
は、抵抗３の一端５に電流源７０が接続されていること
である。電流源７０により発生される電流Ｉ７０は、フ
ルスケール電流Ｉｆｓと電流Ｉ７０との差がＩ７になる
ように設定する。そうすることにより、エミッタ電流Ｉ
ｅは Ｉｅ＝Ｉｆｓ−Ｉ７０＝Ｉ７ …（１２） となり、Ｖ１０とＶ１０′とは一致する。
図である。この減算回路図６の減算回路と異なるところ
は、抵抗３の一端５に電流源７０が接続されていること
である。電流源７０により発生される電流Ｉ７０は、フ
ルスケール電流Ｉｆｓと電流Ｉ７０との差がＩ７になる
ように設定する。そうすることにより、エミッタ電流Ｉ
ｅは Ｉｅ＝Ｉｆｓ−Ｉ７０＝Ｉ７ …（１２） となり、Ｖ１０とＶ１０′とは一致する。
【００３８】図８は減算回路の第５の実施例を示す回路
図である。この減算回路と図３に示した減算回路とが異
なるところは、トランジスタ７ｄのエミッタに電流源８
０が追加されていることである。電流源８０は電流Ｉ８
０を発生する。電流Ｉ８０は抵抗３の一端５からエッチ
端子の方向に流れ、オフセット電圧をさらに大きくす
る。それにより、Ａ／Ｄコンバータのダイナミックレン
ジをシフトさせることができる。
図である。この減算回路と図３に示した減算回路とが異
なるところは、トランジスタ７ｄのエミッタに電流源８
０が追加されていることである。電流源８０は電流Ｉ８
０を発生する。電流Ｉ８０は抵抗３の一端５からエッチ
端子の方向に流れ、オフセット電圧をさらに大きくす
る。それにより、Ａ／Ｄコンバータのダイナミックレン
ジをシフトさせることができる。
【００３９】図９は減算回路第６の実施例を示す回路図
である。この減算回路が図３の減算回路と異なるところ
は、トランジスタ７ｄのエミッタとアナログ電圧印加端
子との間に抵抗９０が設けられていることである。抵抗
９０は、オフセット電圧をさらに大きくする。それによ
り、図８に示した減算回路と同様な効果が得られる。
である。この減算回路が図３の減算回路と異なるところ
は、トランジスタ７ｄのエミッタとアナログ電圧印加端
子との間に抵抗９０が設けられていることである。抵抗
９０は、オフセット電圧をさらに大きくする。それによ
り、図８に示した減算回路と同様な効果が得られる。
【００４０】
【発明の効果】以上の第１の発明によれば、出力電圧を
線形にすることができるので、精度のよい減算結果を得
ることができるという効果が得られる。また、第２の発
明によれば、精度のよい減算結果を用いて下位Ａ／Ｄ変
換するので、誤差の発生を防止できるという効果が得ら
れる。
線形にすることができるので、精度のよい減算結果を得
ることができるという効果が得られる。また、第２の発
明によれば、精度のよい減算結果を用いて下位Ａ／Ｄ変
換するので、誤差の発生を防止できるという効果が得ら
れる。
【図１】この発明の一実施例を示す回路図である。
【図２】この発明のＡ／Ｄコンバータの実施例を示す回
路図である。
路図である。
【図３】Ｄ／Ａ変換器とサンプルホールド回路７の出力
段との回路図である。
段との回路図である。
【図４】図１ないし図３に示した減算回路の入出力特性
図である。
図である。
【図５】減算回路の第２の実施例を示す回路図である。
【図６】減算回路の第３の実施例を示す回路図である。
【図７】減算回路の第４の実施例を示す回路図である。
【図８】減算回路の第５の実施例を示す回路図である。
【図９】減算回路の第６の実施例を示す回路図である。
【図１０】従来の減算回路のブロック図である。
【図１１】従来のＡ／Ｄコンバータのブロック図であ
る。
る。
【図１２】図１１に示したＤ／Ａ変換器とサンプルホー
ルド回路の出力段との回路図である。
ルド回路の出力段との回路図である。
【図１３】図１１ないし図１２に示した減算回路の入出
力特性図である。
力特性図である。
１ アナログ電圧印加端子 ２ 出力端子 ３´ 負荷（抵抗） ４ 負荷の他端 ５ 負荷の一端 ６ Ｄ／Ａ変換器 ７ サンプルホールド（アナログ電圧発生器） ７ｄ トランジスタ ７ｅ 電流源 １０ 上位Ａ／Ｄ変換器 １２ 下位Ａ／Ｄ変換器
Claims (3)
- 【請求項１】 アナログ電圧を発生するアナログ電圧発
生手段と、 一端が前記アナログ電圧発生手段に接続され、他端を出
力端子とする負荷手段と、 前記負荷手段の他端に、所望の降下電圧を発生させるた
めの第１の電流を与え、かつ前記負荷手段の一端に前記
第１の電流と相補な関係を有する第２の電流を与える相
補電流出力手段とを含むことを特徴とする減算回路。 - 【請求項２】 前記アナログ電圧発生手段は、 高インピーダンス入力信号を低インピーダンス出力信号
に変換するインピーダンス変換手段と、 前記インピーダンス変換手段のオフセット電圧を除去す
るオフセット電圧除去手段とを含む前記請項１記載の減
算回路。 - 【請求項３】 アナログ入力電圧を上位ビットと下位ビ
ットとに別けてＡ／Ｄ変換するＡ／Ｄコンバータであっ
て、 前記アナログ入力電圧をサンプルホールドする手段と、 前記サンプルホールドされたアナログ入力電圧を粗くＡ
／Ｄ変換して上位ビットを求める上位Ａ／Ｄ変換手段
と、 前記サンプルホールドされたアナログ入力電圧と前記上
位Ａ／Ｄ変換手段により求めた上位ビットに対応する電
圧値との差を求める減算手段と、 前記減算手段の減算結果をＡ／Ｄ変換して下位ビットを
求める下位Ａ／Ｄ変換手段とを備え、 前記減算手段は、 一端が前記サンプルホールド手段の出力に接続され、他
端が前記下位Ａ／Ｄ変換手段に接続される負荷手段と、 前記上位Ａ／Ｄ変換手段により求めた上位ビットに対応
する第１の電流と、この第１の電流と相補な関係を有す
る第２の電流とを発生し、前記第１の電流を前記負荷手
段の他端に与えて前記第２の電流を前記負荷手段の一端
に与えるＤ／Ａ変換手段とを含むことを特徴とするＡ／
Ｄ変換コンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253917A JPH0595287A (ja) | 1991-10-01 | 1991-10-01 | 減算回路および減算回路を備えるａ／ｄコンバータ |
| US07/952,413 US5283581A (en) | 1991-10-01 | 1992-09-29 | Analog voltage subtracting circuit and an A/D converter having the subtracting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253917A JPH0595287A (ja) | 1991-10-01 | 1991-10-01 | 減算回路および減算回路を備えるａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595287A true JPH0595287A (ja) | 1993-04-16 |
Family
ID=17257831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253917A Pending JPH0595287A (ja) | 1991-10-01 | 1991-10-01 | 減算回路および減算回路を備えるａ／ｄコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5283581A (ja) |
| JP (1) | JPH0595287A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994005087A1 (en) * | 1992-08-25 | 1994-03-03 | Wireless Access, Inc. | A direct conversion receiver for multiple protocols |
| US5389929A (en) * | 1994-02-03 | 1995-02-14 | Raytheon Company | Two-step subranging analog-to-digital converter |
| US6611222B1 (en) | 2002-06-03 | 2003-08-26 | Charles Douglas Murphy | Low-complexity high-speed analog-to-digital converters |
| US20050038846A1 (en) * | 2003-08-14 | 2005-02-17 | Devendorf Don C. | Substraction circuit with a dummy digital to analog converter |
| US7995124B2 (en) * | 2007-09-14 | 2011-08-09 | Omnivision Technologies, Inc. | Image sensor apparatus and method for improved dynamic range with multiple readout circuit paths |
| EP2746891B1 (en) * | 2012-12-20 | 2015-06-03 | Imec | A current waveform generator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344537B2 (ja) * | 1980-04-09 | 1988-09-06 | Yokohama Rubber Co Ltd |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3721975A (en) * | 1971-10-07 | 1973-03-20 | Singer Co | High speed analog-to-digital converter |
| US3789389A (en) * | 1972-07-31 | 1974-01-29 | Westinghouse Electric Corp | Method and circuit for combining digital and analog signals |
| US4124844A (en) * | 1976-06-10 | 1978-11-07 | Motorola, Inc. | Analog to digital converter having a high speed subtraction circuit |
| US4196419A (en) * | 1976-12-18 | 1980-04-01 | Ferranti Limited | Analog to digital converter |
| US4763107A (en) * | 1985-08-23 | 1988-08-09 | Burr-Brown Corporation | Subranging analog-to-digital converter with multiplexed input amplifier isolation circuit between subtraction node and LSB encoder |
-
1991
- 1991-10-01 JP JP3253917A patent/JPH0595287A/ja active Pending
-
1992
- 1992-09-29 US US07/952,413 patent/US5283581A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344537B2 (ja) * | 1980-04-09 | 1988-09-06 | Yokohama Rubber Co Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| US5283581A (en) | 1994-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970930 |