KR101726754B1 - 연속 근사 레지스터 아날로그 디지털 컨버터 - Google Patents

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KR101726754B1 KR1020160027679A KR20160027679A KR101726754B1 KR 101726754 B1 KR101726754 B1 KR 101726754B1 KR 1020160027679 A KR1020160027679 A KR 1020160027679A KR 20160027679 A KR20160027679 A KR 20160027679A KR 101726754 B1 KR101726754 B1 KR 101726754B1
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capacitance
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백동현
조제광
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중앙대학교 산학협력단
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Abstract

본 발명은 연속 근사 레지스터 아날로그 디지털 컨버터에 관한 것으로, 더욱 상세하게는 보정 커패시터를 이용하여 안정적으로 아날로그 신호를 변환하는 연속 근사 레지스터 아날로그 디지털 컨버터에 관한 것이다.

Description

연속 근사 레지스터 아날로그 디지털 컨버터{SUCCESSIVE APPROXIMATION REGISTER ANALOG TO DIGITAL CONVERTER}
본 발명은 연속 근사 레지스터 아날로그 디지털 컨버터에 관한 것으로, 더욱 상세하게는 보정 커패시터를 이용하여 안정적으로 아날로그 신호를 디지털 신호로 변환하는 연속 근사 레지스터 아날로그 디지털 컨버터에 관한 것이다.
아날로그 디지털 변환기는 최근의 오디오 또는 비디오 기기 및 센서 신호처리와 같은 아날로그 신호와 디지털 신호의 인터페이스가 요구되는 장치에 사용된다. 아날로그 디지털 변환기는 여러 가지 타입이 존재하지만, 일반적으로 10 비트(bit) 이상의 높은 감도(Resolution)와 수 ksps(kilosamples per second) ~ 수백 ksps의 범위내의 데이터 변환속도를 요구하는 분야에서는 비교적 회로가 간단한 연속 근사 레지스터(Successive Approximation Resister, SAR)가 많이 사용된다. 연속 근사 레지스터(SAR; Successive-approximation-register)는 특히 저전압 저전력의 소규모 아날로그 디지털 컨버터(ADC)로 널리 사용되고 있다.
본 발명의 배경기술은 대한민국 공개특허 제10-2011-0072203호 (2011.06.29 공개, 오프셋 전압 보정 기능을 가지는 아날로그 디지털 변환기)에 개시되어 있다.
본 발명은 실시간으로 보정되어 아날로그 디지털 변환의 선형성을 더욱 개선한 연속 근사 레지스터 아날로그 디지털 컨버터를 제공한다.
본 발명은 커패시터 배열이 부정합 및 기생 정전 용량의 영향을 적게 받는 연속 근사 레지스터 아날로그 디지털 컨버터를 제공한다.
본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 연속 근사 레지스터 아날로그 디지털 컨버터가 개시된다.
본 발명의 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터는 복수의 이진 가중된 제 1 커패시터들을 포함하는 최상위 비트 커패시터 배열과, 복수의 이진 가중된 제 2 커패시터들을 포함하는 최하위 비트 커패시터 배열 및 최상위 비트 커패시터 배열 및 최하위 비트 커패시터 배열 사이에 결합된 연결 커패시터를 포함하는 분리 커패시터 배열 아날로그 디지털 변환부, 최하위 비트 커패시터 배열 및 연결 커패시터와 연결된 보정 커패시터의 보정 정전 용량을 가변하는 배경 정전 용량 보정부, 분리 커패시터 배열 아날로그 디지털 변환부에서 생성된 아날로그 출력 전압과 입력 전압을 비교하는 비교부 및 비교 결과에 따라 0 또는 1을 출력하는 연속 근사 레지스터 로직부를 포함할 수 있다.
본 발명의 일 실시 예에 따른 보정 정전 용량은 다음 수식 (2)에 의해 산출될 수 있다.
Figure 112016022379150-pat00001
수식 (2)
여기서,
Figure 112016022379150-pat00002
는 단위 커패시터의 정전 용량,
Figure 112016022379150-pat00003
는 연결 커패시터의 정전 용량, L은 최하위 비트 수,
Figure 112016022379150-pat00004
는 단위 커패시터
Figure 112016022379150-pat00005
와
Figure 112016022379150-pat00006
및
Figure 112016022379150-pat00007
사이의 노드에서 기생 정전 용량의 비율임
본 발명의 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터는 보정 커패시터의 보정 정전 용량을 조정하는 보정 제어 신호를 생성하는 보정 엔진부를 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 보정 엔진부는, 연속 근사 레지스터 로직부의 출력 값들을 기초로 미리 설정된 최하위 비트 코드 너비를 산출하는 최하위 비트 코드 너비 산출부, 연속 근사 레지스터 로직부의 출력 값들을 기초로 미리 설정된 최하위 비트 이외의 코드 너비를 산출하는 이외 비트 코드 너비 산출부, 최하위 비트 코드 너비에 미리 설정된 값을 곱한 값과 최하위 비트 이외의 코드 너비의 차이 값을 출력하는 보정 디지털 적산기 및 출력된 차이 값을 아날로그 크기 값으로 변환하는 보정 디지털 아날로그 변환부를 포함할 수 있다. 여기서, 보정 디지털 적산기는 회로의 오프셋 값 및 이득 에러 중 적어도 하나를 보상할 수 있다.
본 발명의 일 실시 예에 따른 분리 커패시터 배열 아날로그 디지털 변환부는 연속 근사 레지스터 로직부의 출력 값을 기초로 스위치 로직 및 복수의 이진 가중된 커패시터 배열들을 이용하여 아날로그 출력 전압이 조절될 수 있다.
본 발명은 실시간으로 보정되어 연속 근사 레지스터 아날로그 디지털 컨버터의 아날로그 디지털 변환의 선형성을 더욱 개선할 수 있다.
또한, 본 발명은 커패시터 배열이 부정합 및 기생 정전 용량의 영향을 적게 받을 수 있다.
도 1은 본 발명의 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터의 구성도.
도 2는 본 발명의 다른 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터의 구성도.
도 3는 본 발명의 다른 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터의 구성도.
도 4는 본 발명의 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터의 코드 변환을 설명하기 위한 도면.
도 5는 본 발명의 다른 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터의 구성도.
도 6 및 도 7은 본 발명의 다른 일 실시 예에 따른 보정 엔진부를 설명하기 위한 도면들.
도 8 내지 도 10은 본 발명의 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터의 효과를 설명하기 위한 도면들.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다. 또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 일 구성요소가 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다. 이하, 본 발명의 실시 예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터의 구성도이다.
도 1을 참조하면, 연속 근사 레지스터 아날로그 디지털 컨버터는 커패시터 배열 디지털 아날로그 변환부(CDAC)(100), 비교부(200), 연속 근사 레지스터 로직부(300) 및 출력부(400)를 포함한다.
커패시터 배열 디지털 아날로그 변환부(CDAC)(100)는 스위치 로직 및 복수의 이진 가중된 커패시터들을 이용하여 아날로그 출력 전압(VDAC)를 산출한다. 커패시터 배열 디지털 아날로그 변환부(CDAC)(100)는 연속 근사 레지스터 로직부(400)에서 출력된 디지털 신호로 입력 값으로 미리 설정된 스위치 로직에 의해 단위 커패시터들과의 연결을 제어하여 아날로그 출력 전압(VDAC)를 생성한다. 여기서, 단위 커패시터(CU)는 정전 용량의 크기가 다른 2N-1(여기서, N은 변환 비트의 수임)개 포함한다. 커패시터 배열 디지털 아날로그 변환부(CDAC)(100)는 10비트의 신호를 변환하기 위하여 단위 커패시터를 210-1개, 즉 1023개를 포함하여야 한다. 여기서, 단위 커패시터(CU)의 정전 용량의 크기는 주어진 공급 전압, 신호 범위 및 전환 감도(Conversion Resolution)를 고려한 커패시터 정합 특성 또는 kT/C 예상 잡음 정도(Noise Budget) 중 어느 하나에 의해 결정되며, 이용할 수 있는 최소 정전 용량에 의해서도 결정될 수 있다. 커패시터 배열 디지털 아날로그 변환부(CDAC)(300)는 단위 커패시터의 전체 수가 2N-1개이기 때문에 전체 커패시터 배열 디지털 아날로그 변환부(CDAC)의 정전 용량은 만약 높은 감도가 요구된다면 매우 크게 된다. 커패시터 배열 디지털 아날로그 변환부(CDAC)(100)는 커진 정전 용량은 운영 속도를 감소시키고 동등하게 높은 스위칭 전압 낭비를 초래할 수 있다. 커패시터 배열 디지털 아날로그 변환부(CDAC)(100)는 또한, 넓은 입력 샘플링 정전 용량으로 인하여 아날로그 디지털 컨버터를 구동하는 회로에 큰 부담이 될 수 있다.
비교부(200)는 입력전압(VIN)과 커패시터 배열 디지털 아날로그 변환부(CDAC)의 출력 전압 (VDAC)을 비교한다. 여기서, 커패시터 배열 디지털 아날로그 변환부(CDAC)의 출력 전압 (VDAC)은 최초 커패시터 배열 디지털 아날로그 변환부(CDAC)의 최상위 비트(MSB)가 하이(High) 레벨로 천이됨에 따라 생성된 참조 전압의 1/2 크기 'VREF*(1/2)'일 수 있다.
비교부(200)는 만약 입력전압(VIN)이 커패시터 배열 디지털 아날로그 변환부(CDAC)의 출력 전압 (VDAC)(기준전압 'VREF*(1/2)')보다 높다고 판단될 경우, 하이(High) 레벨로 천이된 최상위 비트(MSB)는 하이(High) 레벨을 유지하고 초기에 샘플링 되었던 입력전압(VIN)과 커패시터 배열 디지털 아날로그 변환부(CDAC)의 출력 전압 (VDAC)(기준전압 'VREFP*(3/4)')을 두 번째 클럭과 동기되어 비교한다.
비교부(200)는 만일 첫 번째 클럭에서 입력전압(VIN)이 기준전압 'VREFP*(1/2)'보다 낮다고 판단될 경우, 최상위 비트(MSB)는 로우(Low) 레벨로 천이되며 초기에 샘플링 되었던 입력전압(VIN)과 기준 전압 'VREF*(1/4)'를 서로 비교한다.
설명한 일련의 과정을 N번 반복하면 총 N비트의 감도(resolution)를 갖는 아날로그-디지털 변환기(ADC)의 데이터 변환 작업의 1 주기(period)가 완료된다.
연속 근사 레지스터 로직부(300)는 비교부(200)에서 비교된 입력 전압 (VIN) 및 아날로그 출력 전압(VDAC)의 결과 값을 디지털 값(예를 들면, 입력 전압(VIN)이 아날로그 출력 전압(VDAC)보다 큰 경우, 1 크지 않은 경우 0 등)으로 출력한다.
연속 근사 레지스터 로직부(300)는 출력된 디지털 값을 커패시터 배열 디지털 아날로그 변환부(CDAC)(100)로 궤환하여 아날로그 출력 전압(VDAC)의 크기를 제어한다.
출력부(400)는 연속 근사 레지스터 로직부(400)는 출력된 디지털 값을 누적하여 디지털 신호(DOUT)를 생성한다.
도 2는 본 발명의 다른 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터의 구성도이다.
도 2를 참조하면, 연속 근사 레지스터 아날로그 디지털 컨버터는 분리 커패시터 배열 디지털 아날로그 변환부(split CDAC)(100), 비교부(200), 연속 근사 레지스터 로직부(300) 및 출력부(400)를 포함한다. 이하에서는 도 1과 중복되는 내용의 설명은 생략하고, 차이점을 중심으로 설명한다.
분리 커패시터 배열 디지털 아날로그 변환부(split CDAC)(100)는 복수의 이진 가중된 M-bit 최상위 비트(MSB) 커패시터 배열 및 복수의 이진 가중된 L-bit 최하위 비트(LSB)의 커패시터 배열을 포함한다.
분리 커패시터 배열 디지털 아날로그 변환부(split CDAC)(100)는 복수의 이진 가중된 M-bit 최상위 비트(MSB) 커패시터 배열 및 복수의 이진 가중된 L-bit 최하위 비트(LSB)의 커패시터 배열을 연결하는 연결 커패시터(CB)를 더 포함한다.
여기서, 연결 커패시터(CB)는 아래 수식 (1)로부터 산출할 수 있다.
Figure 112016022379150-pat00008
수식 (1)
여기서,
Figure 112016022379150-pat00009
는 단위 커패시터
Figure 112016022379150-pat00010
및 노드 X에서 기생 정전 용량의 비율임
분리 커패시터 배열 디지털 아날로그 변환부(split CDAC)(300)는 연결 커패시터(CB)로 인하여 회로의 크기가 도 1에 비해 작아져, 운영 속도가 향상될 수 있다. 하지만, 분리 커패시터 배열 디지털 아날로그 변환부(split CDAC)(300)는 연결 커패시터(CB) 및 단위 커패시터(CU)의 비율은 좋은 정합을 얻기 어려우며, 이로 인하여 특별히 높은 감도가 요구되는 적용분야에서 전반적으로 선형성(Linearity)이 나빠질 수 있다. 더욱이 도 2의 회로는
Figure 112016022379150-pat00011
가 금속 경로에 종속적이기 때문에 정전 용량 비율은 배열로 인한 기생성(Layout parasitics)에 의해 더 크게 영향을 받는다.
도 3는 본 발명의 다른 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터의 구성도이다.
도 3을 참조하면, 연속 근사 레지스터 아날로그 디지털 컨버터는 분리 커패시터 배열 디지털 아날로그 변환부(split CDAC)(100), 비교부(200), 연속 근사 레지스터 로직부(300), 출력부(400) 및 배경 정전 용량 보정부(500)를 포함한다. 이하에서는 도 1 및 도 2와 중복되는 내용의 설명은 생략하고, 차이점을 중심으로 설명한다.
배경 정전 용량 보정부(500)는 최하위 비트(LSB) 커패시터 배열 및 연결 커패시터와 연결되어 보정 커패시터(CC)의 정전 용량을 가변하여 최하위 비트(LSB) 커패시터 배열의 정전 용량을 보정한다. 배경 정전 용량 보정부(500)는 분리 커패시터 배열 디지털 아날로그 변환부(split CDAC)(300)의 연결 정전 용량 및 최하위 비트(LSB) 커패시터의 정전 용량 사이의 부정합을 방지한다. 여기서, 보정 커패시터(CC)의 정전 용량은 다음 수식 (2)에 의해 유도될 수 있다.
Figure 112016022379150-pat00012
수식 (2)
배경 정전 용량 보정부(500)는 보정 커패시터(CC)가 보정 디지털 신호 DCAL 에 의해 켜지거나 꺼짐에 의해 디지털적으로 제어되며, 정밀하지 않게 운영될 수 있다. 더욱이 이러한 보정은 최적의 DCAL 을 발견하기 위한 많은 보정 시간 및 DCAL을 저장하기 위한 저장 회로들이 필요하다. 따라서, 배경 정전 용량 보정부(500)는 높은 감도가 요구되는 경우에는 보정 디지털 신호 DCAL의 총 비트수가 증가하기 때문에 더욱 정밀한 제어가 필요하며 설계 복잡도를 증가시킬 수 있다.
도 4는 본 발명의 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터의 코드 변환을 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명에 따른 연속 근사 레지스터 아날로그 디지털 컨버터는 예를 들면, 3비트 최상위 비트(MSB) 및 2 비트 최하위 비트(LSB)를 포함할 수 있다. 여기서, W1은 2비트의 최하위 비트(LSB)가 ‘11’를 위한 코드 너비를 나타내고 W2는 다른 최하위 비트(LSB) 코드를 위한 코드 너비로 정의된다. 만약 CC = CC_OPT인 이상적인 상태인 경우 W2(‘10’, ‘01’ 및 ‘00’)는 W1보다 3배가 더 크다. 만약 CC가 CC_OPT보다 크면, W1은 더 크게 되며, 만약 CC가 CC_OPT보다 크지 않으면, W1은 더 작게 된다. 그리고, CC가 가변 커패시터의 사용에 의해 조정되고 입력 신호가 조건화되는 경우, 상응하는 이상적인 최하위 비트(LSB) 출력의 코드 밀도는 거의 고르게 되며, CC는 W1 및 W2의 실시간 모니터링에 의해 최적 값에 적응시킬 수 있다.
도 5는 본 발명의 다른 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터의 구성도이다.
도 5를 참조하면, 연속 근사 레지스터 아날로그 디지털 컨버터는 분리 커패시터 배열 디지털 아날로그 변환부(split CDAC)(100), 비교부(200), 연속 근사 레지스터 로직부(300), 출력부(400), 배경 정전 용량 보정부(500) 및 보정 엔진부(600)를 포함한다. 이하에서는 도 1 내지 도 3과 중복되는 내용의 설명은 생략하고, 차이점을 중심으로 설명한다.
보정 엔진부(600)는 배경 정전 용량 보정부(500)에 포함된 보정 커패시터(CC)의 정전 용량을 조정하고 구동을 제어하는 보정 제어 신호를 생성한다.
도 6 및 도 7은 본 발명의 다른 일 실시 예에 따른 보정 엔진부를 설명하기 위한 도면들이다.
도 6을 참조하면, 보정 엔진부(600)는 최하위 비트 코드 너비 산출부(610), 이외 비트 코드 너비 산출부(620), 보정 디지털 적산기(630) 및 보정 디지털 아날로그 변환부(640)를 포함한다.
도 6을 참조하면, 보정 엔진부(600)는 연속 근사 레지스터 로직부(400)의 출력 값을 모니터링 하여 코드 너비 W1 및 W2를 산출한다.
최하위 비트 코드 너비 산출부(610)는 연속 근사 레지스터 로직부(400)의 출력 값들을 기초로 미리 설정된 최하위 비트 코드 너비(W1)를 산출한다.
이외 비트 코드 너비 산출부(620)는 연속 근사 레지스터 로직부(400)의 출력 값들을 기초로 미리 설정된 최하위 비트 이외의 이외 비트 코드 너비(W2)를 산출한다.
보정 디지털 적산기(630)는 이외 비트 코드 너비(W2) 값에서 최하위 비트 코드 너비(W1) 값에 미리 설정된 (2L-1)을 곱한 값의 차이 값을 출력한다.
보정 디지털 적산기(630)는 만약 출력 값이 0인 경우, 정상 상태 신호를 출력한다.
보정 디지털 아날로그 변환부(640)는 보정 커패시터 CC 의 정전 용량을 조절하기 위하여 보정 디지털 적산기(630)의 출력 값을 아날로그 크기 값으로 변환한다.
보정 디지털 아날로그 변환부(640)는 보정 디지털 적산기(630)의 이득 값은 무한대이므로, 오프셋 값 및 이득 에러와 같은 오류들을 보상할 수 있다. 보정 디지털 아날로그 변환부(640)는 로우 패스 필터를 이용하여 감도가 조절될 수 있다.
도 7을 참조하면, 보정 엔진부(600)는 2 비트의 최하위 비트 커패시터 배열을 포함한다. 보정 엔진부(600)는 최하위 비트 코드가 ‘11’인 경우, 보정 디지털 적분기에서 3을 빼며, 그렇지 않은 경우(‘10’, ‘01’ 또는 ‘00’) 1을 증가시킨다.
보정 엔진부(600)는 보정 디지털 적분기의 출력 값이 정상 상태에서는 일정하게 유지되고, 최하위 비트의 수 및 샘플링 주파수에 따라 그 크기나 주파수가 변동할 수 있다. 낮은 주파수에서 상수가 되고, 일정이 증가한다.
도 8 내지 도 10은 본 발명의 일 실시 예에 따른 연속 근사 레지스터 아날로그 디지털 컨버터의 효과를 설명하기 위한 도면들이다.
연속 근사 레지스터 아날로그 디지털 컨버터는 12-비트 40-MS/s 분리 커패시터 배열 디지털 아날로그 변환부(CDAC)를 포함하여 설계되고 28-nm CMOS 장치 및 1.0-V 공급을 이용하여 시뮬레이션 되었다. 연속 근사 레지스터 아날로그 디지털 컨버터는 8 비트 최상위 비트 및 4 비트 최하위 비트 커패시터 배열을 포함할 수 있다. 여기서, 단위 커패시터(CU) 및 연결 커패시터(CB)는 각각 15 fF 및 19.5 fF의 정전 용량을 가진다. 단위 커패시터(CU) 및 연결 커패시터(CB)의 양극 및 음극으로부터 지면까지 연결된 기생 정전 용량은 주요 정전 용량의 약 5.4 %일 수 있다. 최하위 비트 커패시터에서 배열로 인한 기생성(Layout parasitics)은 20 fF으로 추정된다. 보정 커패시터 CC는 모스 버랙터(MOS Varactor)를 이용함에 의해 수행되고 그 정전 용량은 8.5 fF에서 51.6 fF의 범위에서 변화한다. 이러한 범위는 연결 커패시터(CB)에서 CC_ OPT인 최적 보정 정전 용량이 17.8 fF에서 20.7 fF 범위내일 수 있다. 모델에 기초한 디지털 아날로그 컨버터는 보정 엔진에서 이용되고 보정이 꺼졌고 보정 커패시터 CC의 정전 용량 23.1 fF으로 설정되어 그 출력 값은 공급 전압의 절반으로 설정된다.
도 8은 1.826 MHz에서1-dB 입력의 연속 근사 레지스터 아날로그 디지털 컨버터의 출력 분포 범위를 보여준다.
도 8을 참조하면, 보정을 수행하지 않은 연속 근사 레지스터 아날로그 디지털 컨버터는 붉은 선으로 표시되며, 신호 대 잡음 왜곡 비율(SNDR; Signal-to-noise plus distortion ratio)이 68.3 dB이다. 보정을 수행한 연속 근사 레지스터 아날로그 디지털 컨버터는 파란 선으로 표시되며, 신호 대 잡음 왜곡 비율(SNDR)이 72.4 dB이다. 이러한 차이점은 정전 용량의 부정합으로 인하여 발생되는 조화 왜곡 때문에 발생된다.
도 9는 시간 영역의 보정 커패시터 CC가 표시된다. 여기서, 보정 커패시터 CC의 정전 용량은 연결 정전 용량 CB는18.5 fF to 20.0 fF을 위하여 최적 보정 커패시터 CC_OPT의 정전 용량을 따라간다. 응답 시간은 2X104 클럭 구간(0.5 msec) 보다 적을 수 있다.
도 10은 연결 커패시터에 따른 신호 대 잡음 왜곡 비율 SNDR을 보여준다.
본 발명에 따른 연속 근사 레지스터 아날로그 디지털 컨버터는 보정이 적용되면 신호 대 잡음 왜곡 비율 SNDR은 72dB 보다 높게 유지되고 연결 커패시터 CB의 변화에 민감하지 않은 반면 보정이 적용되지 않는 경우에는 CB 가 최적 값에서 멀어질수록 신호 대 잡음 왜곡 비율 SNDR이 급격히 떨어진다. 이러한 실험 결과는 본 발명에 따른 보정이 배열로 인한 기생성(Layout parasitics)의 변화에 매우 효과적이라는 것을 의미한다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 스위치 로직부
200: 비교부
300: 분리 커패시터 배열 디지털 아날로그 변환부
400: 연속 근사 레지스터 로직부
500: 배경 정전 용량 보정부
600: 보정 엔진부

Claims (6)

  1. 연속 근사 레지스터 아날로그 디지털 컨버터에 있어서,
    복수의 이진 가중된 제 1 커패시터들을 포함하는 최상위 비트 커패시터 배열과, 복수의 이진 가중된 제 2 커패시터들을 포함하는 최하위 비트 커패시터 배열 및 상기 최상위 비트 커패시터 배열 및 상기 최하위 비트 커패시터 배열 사이에 결합된 연결 커패시터를 포함하는 분리 커패시터 배열 아날로그 디지털 변환부;
    상기 최하위 비트 커패시터 배열 및 상기 연결 커패시터와 연결된 보정 커패시터의 보정 정전 용량을 가변하는 배경 정전 용량 보정부;
    상기 분리 커패시터 배열 아날로그 디지털 변환부에서 생성된 아날로그 출력 전압과 입력 전압을 비교하는 비교부; 및
    상기 비교 결과에 따라 0 또는 1을 출력하는 연속 근사 레지스터 로직부를 포함하되,
    상기 보정 정전 용량은 다음 수식 (2)에 의해 산출되는 연속 근사 레지스터 아날로그 디지털 컨버터.
    Figure 112017016310991-pat00013
    수식 (2)
    여기서,
    Figure 112017016310991-pat00014
    는 단위 커패시터의 정전 용량,
    Figure 112017016310991-pat00015
    는 상기 연결 커패시터의 정전 용량, L은 상기 최하위 비트 수,
    Figure 112017016310991-pat00016
    는 단위 커패시터
    Figure 112017016310991-pat00017
    와
    Figure 112017016310991-pat00018
    및
    Figure 112017016310991-pat00019
    사이의 노드에서 기생 정전 용량의 비율임.
  2. 삭제
  3. 삭제
  4. 연속 근사 레지스터 아날로그 디지털 컨버터에 있어서,
    복수의 이진 가중된 제 1 커패시터들을 포함하는 최상위 비트 커패시터 배열과, 복수의 이진 가중된 제 2 커패시터들을 포함하는 최하위 비트 커패시터 배열 및 상기 최상위 비트 커패시터 배열 및 상기 최하위 비트 커패시터 배열 사이에 결합된 연결 커패시터를 포함하는 분리 커패시터 배열 아날로그 디지털 변환부;
    상기 최하위 비트 커패시터 배열 및 상기 연결 커패시터와 연결된 보정 커패시터의 보정 정전 용량을 가변하는 배경 정전 용량 보정부;
    상기 분리 커패시터 배열 아날로그 디지털 변환부에서 생성된 아날로그 출력 전압과 입력 전압을 비교하는 비교부;
    상기 비교 결과에 따라 0 또는 1을 출력하는 연속 근사 레지스터 로직부; 및
    상기 보정 커패시터의 보정 정전 용량을 조정하는 보정 제어 신호를 생성하는 보정 엔진부를 포함하되,
    상기 보정 엔진부는,
    상기 연속 근사 레지스터 로직부의 출력 값들을 기초로 미리 설정된 최하위 비트 코드 너비를 산출하는 최하위 비트 코드 너비 산출부;
    상기 연속 근사 레지스터 로직부의 출력 값들을 기초로 미리 설정된 최하위 비트 이외의 코드 너비를 산출하는 이외 비트 코드 너비 산출부;
    상기 최하위 비트 코드 너비에 미리 설정된 값을 곱한 값과 상기 최하위 비트 이외의 코드 너비의 차이 값을 출력하는 보정 디지털 적산기; 및
    상기 출력된 차이 값을 아날로그 크기 값으로 변환하는 보정 디지털 아날로그 변환부를 포함하는 연속 근사 레지스터 아날로그 디지털 컨버터.
  5. 제4항에 있어서,
    상기 보정 디지털 적산기는 회로의 오프셋 값 및 이득 에러 중 적어도 하나를 보상하는 연속 근사 레지스터 아날로그 디지털 컨버터.
  6. 제1항 또는 제4항에 있어서,
    상기 분리 커패시터 배열 아날로그 디지털 변환부는
    상기 연속 근사 레지스터 로직부의 출력 값을 기초로 스위치 로직 및 상기 복수의 이진 가중된 커패시터 배열들을 이용하여 아날로그 출력 전압이 조절되는 연속 근사 레지스터 아날로그 디지털 컨버터.
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