JPH05218832A - パルス制御回路 - Google Patents
パルス制御回路Info
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- JPH05218832A JPH05218832A JP23384791A JP23384791A JPH05218832A JP H05218832 A JPH05218832 A JP H05218832A JP 23384791 A JP23384791 A JP 23384791A JP 23384791 A JP23384791 A JP 23384791A JP H05218832 A JPH05218832 A JP H05218832A
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- buffer
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Abstract
(57)【要約】
【目的】 超高速なパルス信号や超高速カウンタを用い
ることなく高速性能と高精度とを実現できるようにす
る。 【構成】 制御入力端子に印加される制御電圧の大きさ
に応じて遅延時間が変化するバッファ１ａを複数個直列
に接続してバッファ列１を構成するとともに、上記バッ
ファ列１の入出力間の遅延時間が入力パルス信号Ｐ0 の
周期に合うように制御して、上記入力パルス信号Ｐ0 の
周期に対して、上記バッファ列１を構成するバッファ１
ａの接続個数に対応するファインピッチで位相が遅延し
ている信号を、上記バッファ列１の各出力タップｔ1 ，
ｔ2 ，ｔ3 …ｔn から取り出すことができるようにす
る。
ることなく高速性能と高精度とを実現できるようにす
る。 【構成】 制御入力端子に印加される制御電圧の大きさ
に応じて遅延時間が変化するバッファ１ａを複数個直列
に接続してバッファ列１を構成するとともに、上記バッ
ファ列１の入出力間の遅延時間が入力パルス信号Ｐ0 の
周期に合うように制御して、上記入力パルス信号Ｐ0 の
周期に対して、上記バッファ列１を構成するバッファ１
ａの接続個数に対応するファインピッチで位相が遅延し
ている信号を、上記バッファ列１の各出力タップｔ1 ，
ｔ2 ，ｔ3 …ｔn から取り出すことができるようにす
る。
Description
【０００１】
【産業上の利用分野】本発明はパルス制御回路に係わ
り、特に、近年要求の強いＰＷＭの高速化および高精度
化を行うものに用いて好適なものである。
り、特に、近年要求の強いＰＷＭの高速化および高精度
化を行うものに用いて好適なものである。
【０００２】
【従来の技術】周知の通り、近年はディジタル技術の発
達に伴って回路動作の高速化および高精度化が強く求め
られてきた。ところで、回路動作の基準となるパルス信
号のパルス幅を所定の幅に変調するパルス幅変調回路
は、ディジタル方式のものとアナログ方式のものが従来
より用いられている。
達に伴って回路動作の高速化および高精度化が強く求め
られてきた。ところで、回路動作の基準となるパルス信
号のパルス幅を所定の幅に変調するパルス幅変調回路
は、ディジタル方式のものとアナログ方式のものが従来
より用いられている。
【０００３】図７および図８は、従来より用いられてい
るＰＷＭ回路の一例を示し、図７はディジタル方式を示
していて、この回路はプログラマブルカウンタ２０およ
びフリップフロップ２１により構成されている。また、
図８に示す回路はアナログ方式により構成されており、
これは三角波発生器２３、Ｄ／Ａコンバータ２４、コン
パレータ２５などによって構成されている。
るＰＷＭ回路の一例を示し、図７はディジタル方式を示
していて、この回路はプログラマブルカウンタ２０およ
びフリップフロップ２１により構成されている。また、
図８に示す回路はアナログ方式により構成されており、
これは三角波発生器２３、Ｄ／Ａコンバータ２４、コン
パレータ２５などによって構成されている。
【０００４】
【発明が解決しようとする課題】図７に示したディジタ
ル方式のパルス幅可変回路は、高速化または高精度化を
行うためには、非常に高速なカウント用パルスやそのパ
ルスで駆動する超高速カウンタが必要である。したがっ
て、このような要求を満足させることができる半導体を
製造するためには、高価な半導体プロセスを用いて製造
しなければならない問題があった。
ル方式のパルス幅可変回路は、高速化または高精度化を
行うためには、非常に高速なカウント用パルスやそのパ
ルスで駆動する超高速カウンタが必要である。したがっ
て、このような要求を満足させることができる半導体を
製造するためには、高価な半導体プロセスを用いて製造
しなければならない問題があった。
【０００５】一方、図８に示したアナログ方式のパルス
幅可変回路の場合は、高速で良質な三角波発生回路を必
要とするとともに、高速なコンパレータが必要である問
題があった。また、このアナログ方式の場合には精度を
出すのが困難であるという問題もあった。本発明は上述
の問題点に鑑み、超高速なパルス信号および超高速カウ
ンタを用いることなく高速性能および高精度性能の両方
を実現できるようにすることを目的とする。
幅可変回路の場合は、高速で良質な三角波発生回路を必
要とするとともに、高速なコンパレータが必要である問
題があった。また、このアナログ方式の場合には精度を
出すのが困難であるという問題もあった。本発明は上述
の問題点に鑑み、超高速なパルス信号および超高速カウ
ンタを用いることなく高速性能および高精度性能の両方
を実現できるようにすることを目的とする。
【０００６】
【課題を解決するための手段】本発明のパルス制御回路
は、制御入力端子に印加される制御電圧の大きさに応じ
て遅延時間が変化するバッファを複数個直列に接続して
なるバッファ列と、上記バッファ列の入力端に与えられ
る入力パルス信号が入力される第１の端子と、上記バッ
ファ列の出力端から導出されるバッファ列出力信号が与
えられる第２の端子とを有し、上記入力パルス信号およ
びバッファ列出力信号の位相を比較して位相誤差信号を
出力する位相比較器と、上記位相比較器から出力される
位相誤差信号の大きさに応じた大きさの誤差電圧を生成
するローパスフィルタと、上記ローパスフィルタから出
力される誤差電圧と予め設定されている基準電圧とを比
較し、これら両電圧の差に応じた大きさのコントロール
電圧を上記バッファ列の各バッファに導出するコンパレ
ータとを具備している。また、本発明の他の特徴とする
ところは、制御入力端子に印加される制御電圧の大きさ
に応じて遅延時間が変化するバッファを複数個直列に接
続してなるバッファ列と、上記バッファ列の入力端に与
えられる入力パルス信号が入力される第１の端子と、上
記バッファ列の出力端から導出されるバッファ列出力信
号が与えられる第２の端子とを有し、上記入力パルス信
号およびバッファ列出力信号の位相を比較して位相誤差
信号を出力する位相比較器と、上記位相比較器から出力
される位相誤差信号の大きさに応じた大きさの誤差電圧
を生成するローパスフィルタと、上記ローパスフィルタ
から出力される誤差電圧と予め設定されている基準電圧
とを比較し、これら両電圧の差に応じた大きさのコント
ロール電圧を上記バッファ列の各バッファに導出するコ
ンパレータと、上記バッファ列の各バッファを通過した
信号のいずれか１つを選択するために設けられた第１お
よび第２の信号取り出し回路と、上記第１の信号取り出
し回路から第１の信号が与えられてから上記第２の信号
取り出し回路から第２の信号が与えられるまでの期間に
相当するパルス幅を有するパルス信号を生成するパルス
信号生成回路とを具備している。
は、制御入力端子に印加される制御電圧の大きさに応じ
て遅延時間が変化するバッファを複数個直列に接続して
なるバッファ列と、上記バッファ列の入力端に与えられ
る入力パルス信号が入力される第１の端子と、上記バッ
ファ列の出力端から導出されるバッファ列出力信号が与
えられる第２の端子とを有し、上記入力パルス信号およ
びバッファ列出力信号の位相を比較して位相誤差信号を
出力する位相比較器と、上記位相比較器から出力される
位相誤差信号の大きさに応じた大きさの誤差電圧を生成
するローパスフィルタと、上記ローパスフィルタから出
力される誤差電圧と予め設定されている基準電圧とを比
較し、これら両電圧の差に応じた大きさのコントロール
電圧を上記バッファ列の各バッファに導出するコンパレ
ータとを具備している。また、本発明の他の特徴とする
ところは、制御入力端子に印加される制御電圧の大きさ
に応じて遅延時間が変化するバッファを複数個直列に接
続してなるバッファ列と、上記バッファ列の入力端に与
えられる入力パルス信号が入力される第１の端子と、上
記バッファ列の出力端から導出されるバッファ列出力信
号が与えられる第２の端子とを有し、上記入力パルス信
号およびバッファ列出力信号の位相を比較して位相誤差
信号を出力する位相比較器と、上記位相比較器から出力
される位相誤差信号の大きさに応じた大きさの誤差電圧
を生成するローパスフィルタと、上記ローパスフィルタ
から出力される誤差電圧と予め設定されている基準電圧
とを比較し、これら両電圧の差に応じた大きさのコント
ロール電圧を上記バッファ列の各バッファに導出するコ
ンパレータと、上記バッファ列の各バッファを通過した
信号のいずれか１つを選択するために設けられた第１お
よび第２の信号取り出し回路と、上記第１の信号取り出
し回路から第１の信号が与えられてから上記第２の信号
取り出し回路から第２の信号が与えられるまでの期間に
相当するパルス幅を有するパルス信号を生成するパルス
信号生成回路とを具備している。
【０００７】
【作用】制御入力端子に印加される制御電圧の大きさに
応じて遅延時間が変化するバッファを直列に複数個接続
してバッファ列を構成するとともに、上記バッファ列の
入出力間の遅延時間がクロック周期に合うように制御す
ることにより、上記バッファ列を構成するバッファの接
続個数に対応するファインピッチで位相が遅延している
信号を、上記バッファ列の各出力タップから取り出すこ
とができるようになり、パルス位相やパルス幅の制御を
上記ファインピッチで行うことが可能となる。
応じて遅延時間が変化するバッファを直列に複数個接続
してバッファ列を構成するとともに、上記バッファ列の
入出力間の遅延時間がクロック周期に合うように制御す
ることにより、上記バッファ列を構成するバッファの接
続個数に対応するファインピッチで位相が遅延している
信号を、上記バッファ列の各出力タップから取り出すこ
とができるようになり、パルス位相やパルス幅の制御を
上記ファインピッチで行うことが可能となる。
【０００８】
【実施例】図１は、本発明の一実施例を示すパルス制御
回路の構成図である。本実施例のパルス制御回路は、バ
ッファ列１、位相比較器２、ローパスフィルタ３、コン
パレータ４、第１の信号取出し回路５、第２の信号取出
し回路６、パルス信号生成回路７などによって構成され
ている。ここで、バッファ列１、位相比較器２、ローパ
スフィルタ３、コンパレータ４は、入力パルス信号Ｐ0
とバッファ列出力信号Ｐn とが同位相（Ｐn が１周期分
だけ遅れる）となるようにループを構成しており、その
実現手段は公知のＰＬＬ回路と同等のものが使用でき
る。
回路の構成図である。本実施例のパルス制御回路は、バ
ッファ列１、位相比較器２、ローパスフィルタ３、コン
パレータ４、第１の信号取出し回路５、第２の信号取出
し回路６、パルス信号生成回路７などによって構成され
ている。ここで、バッファ列１、位相比較器２、ローパ
スフィルタ３、コンパレータ４は、入力パルス信号Ｐ0
とバッファ列出力信号Ｐn とが同位相（Ｐn が１周期分
だけ遅れる）となるようにループを構成しており、その
実現手段は公知のＰＬＬ回路と同等のものが使用でき
る。
【０００９】バッファ列１は、制御電圧ＣONT の大きさ
に応じて遅延時間が変化するバッファ１ａを直列にｎ個
接続して構成されている。このバッファ列１には信号の
取り出し端が上記バッファ１ａの数に対応する数だけ設
けられており、各信号取り出し端から取り出される信号
Ｐ0 ，Ｐ1 ，Ｐ2 ，Ｐ3 …は、入力パルス信号Ｐ0 が入
力端ｔinに与えられてから取り出されるまでに通過した
バッファ１ａの数に比例した時間だけ遅延する。したが
って、バッファ列１の入力端ｔinに与えられた入力クロ
ック信号Ｐ0 は、これらのバッファ１ａを順次通過しな
がら出力端に至るまでにｎ個のバッファ１ａを通過する
ので、出力端ｔout から導出される信号Ｐn は入力信号
Ｐ0 に対してｎ時間だけ遅延する。
に応じて遅延時間が変化するバッファ１ａを直列にｎ個
接続して構成されている。このバッファ列１には信号の
取り出し端が上記バッファ１ａの数に対応する数だけ設
けられており、各信号取り出し端から取り出される信号
Ｐ0 ，Ｐ1 ，Ｐ2 ，Ｐ3 …は、入力パルス信号Ｐ0 が入
力端ｔinに与えられてから取り出されるまでに通過した
バッファ１ａの数に比例した時間だけ遅延する。したが
って、バッファ列１の入力端ｔinに与えられた入力クロ
ック信号Ｐ0 は、これらのバッファ１ａを順次通過しな
がら出力端に至るまでにｎ個のバッファ１ａを通過する
ので、出力端ｔout から導出される信号Ｐn は入力信号
Ｐ0 に対してｎ時間だけ遅延する。
【００１０】位相比較器２は、上記バッファ列１の入力
端ｔinに与えられる入力パルス信号Ｐ0 が入力される第
１の端子と、上記バッファ列の出力端から導出されるバ
ッファ列出力信号Ｐn が与えられる第２の端子とを有し
ており、上記入力パルス信号Ｐ0 およびバッファ列出力
信号Ｐn の位相を比較して位相誤差信号ＳP を出力す
る。
端ｔinに与えられる入力パルス信号Ｐ0 が入力される第
１の端子と、上記バッファ列の出力端から導出されるバ
ッファ列出力信号Ｐn が与えられる第２の端子とを有し
ており、上記入力パルス信号Ｐ0 およびバッファ列出力
信号Ｐn の位相を比較して位相誤差信号ＳP を出力す
る。
【００１１】ローパスフィルタ３は、上記位相比較器２
から出力される位相誤差信号ＳP の大きさに応じた大き
さの誤差電圧ＶE を生成する。そして、この誤差電圧Ｖ
E はコンパレータ４に与えられ、このコンパレータ４に
おいて予め設定されている基準電圧ＶREF と比較され
る。コンパレータ４は、これら両電圧ＶE およびＶREF
との差に応じた大きさの制御電圧ＣONT を上記バッファ
列１の各バッファ１ａに導出する。
から出力される位相誤差信号ＳP の大きさに応じた大き
さの誤差電圧ＶE を生成する。そして、この誤差電圧Ｖ
E はコンパレータ４に与えられ、このコンパレータ４に
おいて予め設定されている基準電圧ＶREF と比較され
る。コンパレータ４は、これら両電圧ＶE およびＶREF
との差に応じた大きさの制御電圧ＣONT を上記バッファ
列１の各バッファ１ａに導出する。
【００１２】この制御電圧ＣONT により、各バッファ１
ａの遅延時間が制御されるわけであるが、この遅延時間
制御は位相比較器２に入力する入力パルス信号Ｐ0 とバ
ッファ列出力信号Ｐn との位相差が無くなるように制御
される。このようにして位相制御が行われることによ
り、バッファ列１に入力されるパルス信号Ｐ0 とバッフ
ァ列出力信号Ｐn との間には位相差がなくなる。したが
って、各バッファ１ａに対応して設けられている出力タ
ップｔ1 ，ｔ2 ，ｔ3 …ｔn から取り出される信号
Ｐ0 ，Ｐ1 ，Ｐ2 ，Ｐ3 …Ｐn は、入力パルス信号Ｐ0
のパルス幅を正確に１／ｎに分割した精度で取り出され
ることになる。したがって、例えばバッファ１ａが２５
６個設けられていれば、入力パルス信号Ｐ0 のパルス幅
を２５６に分割したピッチで信号を取り出すことができ
る。このような機能を有するバッファ列１は、図２およ
び図３に示すようにＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタを用いて構成することができる。
ａの遅延時間が制御されるわけであるが、この遅延時間
制御は位相比較器２に入力する入力パルス信号Ｐ0 とバ
ッファ列出力信号Ｐn との位相差が無くなるように制御
される。このようにして位相制御が行われることによ
り、バッファ列１に入力されるパルス信号Ｐ0 とバッフ
ァ列出力信号Ｐn との間には位相差がなくなる。したが
って、各バッファ１ａに対応して設けられている出力タ
ップｔ1 ，ｔ2 ，ｔ3 …ｔn から取り出される信号
Ｐ0 ，Ｐ1 ，Ｐ2 ，Ｐ3 …Ｐn は、入力パルス信号Ｐ0
のパルス幅を正確に１／ｎに分割した精度で取り出され
ることになる。したがって、例えばバッファ１ａが２５
６個設けられていれば、入力パルス信号Ｐ0 のパルス幅
を２５６に分割したピッチで信号を取り出すことができ
る。このような機能を有するバッファ列１は、図２およ
び図３に示すようにＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタを用いて構成することができる。
【００１３】第１および第２の信号取出し回路５，６
は、上記バッファ列１の各バッファ１ａを通過した信号
Ｐ0 ，Ｐ1 ，Ｐ2 ，Ｐ3 …のいずれか１つを選択するた
めに設けられているものであり、第１の信号取出し回路
５は生成するパルス信号の立ち上がりタイミングを決定
するために設けられている。また、第２の信号取出し回
路６は立ち下がりタイミングを決定するために設けられ
ているものであり、取り出すべき信号を指定するための
データＤ１，Ｄ２がこれら第１および第２の信号取出し
回路５，６にそれぞれ与えられる。
は、上記バッファ列１の各バッファ１ａを通過した信号
Ｐ0 ，Ｐ1 ，Ｐ2 ，Ｐ3 …のいずれか１つを選択するた
めに設けられているものであり、第１の信号取出し回路
５は生成するパルス信号の立ち上がりタイミングを決定
するために設けられている。また、第２の信号取出し回
路６は立ち下がりタイミングを決定するために設けられ
ているものであり、取り出すべき信号を指定するための
データＤ１，Ｄ２がこれら第１および第２の信号取出し
回路５，６にそれぞれ与えられる。
【００１４】第１および第２の信号取出し回路５，６に
よって取り出されるパルス生成用信号はパルス信号生成
回路７に与えられる。このパルス信号生成回路７は、上
記第１の信号取り出し回路５から第１の信号が与えられ
てから、上記第２の信号取出し回路６から第２の信号が
与えられるまでの期間に相当するパルス幅を有するパル
ス信号を生成する。
よって取り出されるパルス生成用信号はパルス信号生成
回路７に与えられる。このパルス信号生成回路７は、上
記第１の信号取り出し回路５から第１の信号が与えられ
てから、上記第２の信号取出し回路６から第２の信号が
与えられるまでの期間に相当するパルス幅を有するパル
ス信号を生成する。
【００１５】図４は、本実施例のパルス制御回路により
パルス信号を生成する様子を説明するためのタイミング
チャートである。図４から明らかなように、バッファ１
ａを１個通過するごとに位相が１／ｎずつ遅れており、
この位相差に相当するファインピッチでもってパルス幅
を可変することができる。このタイミングチャートにお
いて出力ＯＵＴは、データＤ１でＰ2 を選択し、データ
Ｄ２でＰn-2 を選択した時の出力波形である。
パルス信号を生成する様子を説明するためのタイミング
チャートである。図４から明らかなように、バッファ１
ａを１個通過するごとに位相が１／ｎずつ遅れており、
この位相差に相当するファインピッチでもってパルス幅
を可変することができる。このタイミングチャートにお
いて出力ＯＵＴは、データＤ１でＰ2 を選択し、データ
Ｄ２でＰn-2 を選択した時の出力波形である。
【００１６】図５は、パルス信号生成回路７の一例を示
す構成図である。この例では第１のフリップフロップ１
１、第２のフリップフロップ１２、アンド回路１３，１
４、オア回路１５などによって構成しており、端子Ｔ１
に立ち上がり用パルスが与えられてから、端子Ｔ２に立
ち下がり用パルスが与えられるまでの期間に相当するパ
ルス幅を有するパルス信号を生成する。
す構成図である。この例では第１のフリップフロップ１
１、第２のフリップフロップ１２、アンド回路１３，１
４、オア回路１５などによって構成しており、端子Ｔ１
に立ち上がり用パルスが与えられてから、端子Ｔ２に立
ち下がり用パルスが与えられるまでの期間に相当するパ
ルス幅を有するパルス信号を生成する。
【００１７】なお、図１では簡単化のためにバッファ１
ａを直列に接続してバッファ列１を構成した例を示した
が、第１の信号取出し回路５および第２の信号取出し回
路６の前段に、図７に示すような変換回路１６を挿入す
れば、インバータを直列に接続してバッファ列１を構成
することができる。このようにすれば、取り出し信号の
遅延精度を２倍にすることができる。
ａを直列に接続してバッファ列１を構成した例を示した
が、第１の信号取出し回路５および第２の信号取出し回
路６の前段に、図７に示すような変換回路１６を挿入す
れば、インバータを直列に接続してバッファ列１を構成
することができる。このようにすれば、取り出し信号の
遅延精度を２倍にすることができる。
【００１８】以上のように、本実施例によって、入力ク
ロックと同周期でそのパルス幅を１／ｎずつ可変するこ
とができ、高速で高精度のパルス制御回路を実現するこ
とができる。なお、バッファ１ａの遅延コントロール範
囲を，τDmin〜τDmaxとすると、 τDmin≦１／ｎ（クロック周期）≦τDmax であることが判る。ここで、τD:遅延時間であり、制御
電圧ＣONT の値を上げると遅延時間τD が小さくなり、
その反対に制御電圧ＣONT の値を下げると遅延時間τD
が大きくなる。
ロックと同周期でそのパルス幅を１／ｎずつ可変するこ
とができ、高速で高精度のパルス制御回路を実現するこ
とができる。なお、バッファ１ａの遅延コントロール範
囲を，τDmin〜τDmaxとすると、 τDmin≦１／ｎ（クロック周期）≦τDmax であることが判る。ここで、τD:遅延時間であり、制御
電圧ＣONT の値を上げると遅延時間τD が小さくなり、
その反対に制御電圧ＣONT の値を下げると遅延時間τD
が大きくなる。
【００１９】
【発明の効果】本発明は上述したように、制御入力端子
に印加される制御電圧の大きさに応じて遅延時間が変化
するバッファを複数個直列に接続してバッファ列を構成
するとともに、上記バッファ列の入出力間の遅延時間が
クロック周期に合うように制御することにより、上記ク
ロック周期に対して、上記バッファ列を構成するバッフ
ァの接続個数に対応するファインピッチで位相が遅延し
ている信号を、上記バッファ列の各出力タップから取り
出すことができる。したがって、この取り出した信号を
利用して、パルス位相やパルス幅等を制御することによ
りパルス制御に関する種々の制御をファインピッチで行
うことができる。これにより、超高速のパルスや超高速
で動作するカウンタなどを用いることなく高速性能が得
られるようにすることができるとともに、高い精度が得
られるようにすることができる。
に印加される制御電圧の大きさに応じて遅延時間が変化
するバッファを複数個直列に接続してバッファ列を構成
するとともに、上記バッファ列の入出力間の遅延時間が
クロック周期に合うように制御することにより、上記ク
ロック周期に対して、上記バッファ列を構成するバッフ
ァの接続個数に対応するファインピッチで位相が遅延し
ている信号を、上記バッファ列の各出力タップから取り
出すことができる。したがって、この取り出した信号を
利用して、パルス位相やパルス幅等を制御することによ
りパルス制御に関する種々の制御をファインピッチで行
うことができる。これにより、超高速のパルスや超高速
で動作するカウンタなどを用いることなく高速性能が得
られるようにすることができるとともに、高い精度が得
られるようにすることができる。
【図１】本発明の一実施例を示すパルス制御回路の構成
図である。
図である。
【図２】バッファ列の構成例を示す回路図である。
【図３】バッファ列の他の構成例を示す回路図である。
【図４】図１の回路の各部の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図５】パルス信号生成回路の構成図である。
【図６】バッファ列をインバータで構成する場合に挿入
する回路の一例を示す説明図である。
する回路の一例を示す説明図である。
【図７】ディジタル方式によるパルス幅可変回路の構成
図である。
図である。
【図８】アナログ方式によるパルス幅可変回路の構成図
である。
である。
１ バッファ列 １ａ バッフ
ァ ２ 位相比較器 ３ ローパス
フィルタ ４ コンパレータ ５ 第１の信
号取出し回路 ６ 第２の信号取出し回路 ７ パルス信
号生成回路 Ｐ0 入力パルス信号 Ｐn バッフ
ァ列出力信号 ＳP 位相誤差信号 ＶE 誤差電
圧 ＣONT 制御電圧
ァ ２ 位相比較器 ３ ローパス
フィルタ ４ コンパレータ ５ 第１の信
号取出し回路 ６ 第２の信号取出し回路 ７ パルス信
号生成回路 Ｐ0 入力パルス信号 Ｐn バッフ
ァ列出力信号 ＳP 位相誤差信号 ＶE 誤差電
圧 ＣONT 制御電圧
Claims (2)
- 【請求項１】 制御入力端子に印加される制御電圧の大
きさに応じて遅延時間が変化するバッファを複数個直列
に接続してなるバッファ列と、 上記バッファ列の入力端に与えられる入力パルス信号が
入力される第１の端子と、上記バッファ列の出力端から
導出されるバッファ列出力信号が与えられる第２の端子
とを有し、上記入力パルス信号およびバッファ列出力信
号の位相を比較して位相誤差信号を出力する位相比較器
と、 上記位相比較器から出力される位相誤差信号の大きさに
応じた大きさの誤差電圧を生成するローパスフィルタ
と、 上記ローパスフィルタから出力される誤差電圧と予め設
定されている基準電圧とを比較し、これら両電圧の差に
応じた大きさのコントロール電圧を上記バッファ列の各
バッファに導出するコンパレータとを具備することを特
徴とするパルス制御回路。 - 【請求項２】 制御入力端子に印加される制御電圧の大
きさに応じて遅延時間が変化するバッファを複数個直列
に接続してなるバッファ列と、 上記バッファ列の入力端に与えられる入力パルス信号が
入力される第１の端子と、上記バッファ列の出力端から
導出されるバッファ列出力信号が与えられる第２の端子
とを有し、上記入力パルス信号およびバッファ列出力信
号の位相を比較して位相誤差信号を出力する位相比較器
と、 上記位相比較器から出力される位相誤差信号の大きさに
応じた大きさの誤差電圧を生成するローパスフィルタ
と、 上記ローパスフィルタから出力される誤差電圧と予め設
定されている基準電圧とを比較し、これら両電圧の差に
応じた大きさのコントロール電圧を上記バッファ列の各
バッファに導出するコンパレータと、 上記バッファ列の各バッファを通過した信号のいずれか
１つを選択するために設けられた第１および第２の信号
取り出し回路と、 上記第１の信号取り出し回路から第１の信号が与えられ
てから上記第２の信号取り出し回路から第２の信号が与
えられるまでの期間に相当するパルス幅を有するパルス
信号を生成するパルス信号生成回路とを具備すること特
徴とするパルス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23384791A JPH05218832A (ja) | 1991-08-21 | 1991-08-21 | パルス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23384791A JPH05218832A (ja) | 1991-08-21 | 1991-08-21 | パルス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218832A true JPH05218832A (ja) | 1993-08-27 |
Family
ID=16961504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23384791A Pending JPH05218832A (ja) | 1991-08-21 | 1991-08-21 | パルス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218832A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11138893A (ja) * | 1997-11-14 | 1999-05-25 | Mitsubishi Electric Corp | パルス幅変調信号生成回路 |
| KR100385405B1 (ko) * | 1998-03-26 | 2003-05-23 | 산요 덴키 가부시키가이샤 | 펄스 폭 제어 회로 |
| WO2018096973A1 (ja) * | 2016-11-28 | 2018-05-31 | パナソニックＩｐマネジメント株式会社 | パルス周波数制御回路、マイコン、ｄｃｄｃコンバータ、及びパルス周波数制御方法 |
-
1991
- 1991-08-21 JP JP23384791A patent/JPH05218832A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11138893A (ja) * | 1997-11-14 | 1999-05-25 | Mitsubishi Electric Corp | パルス幅変調信号生成回路 |
| KR100385405B1 (ko) * | 1998-03-26 | 2003-05-23 | 산요 덴키 가부시키가이샤 | 펄스 폭 제어 회로 |
| WO2018096973A1 (ja) * | 2016-11-28 | 2018-05-31 | パナソニックＩｐマネジメント株式会社 | パルス周波数制御回路、マイコン、ｄｃｄｃコンバータ、及びパルス周波数制御方法 |
| JPWO2018096973A1 (ja) * | 2016-11-28 | 2019-10-17 | パナソニックＩｐマネジメント株式会社 | パルス周波数制御回路、マイコン、ｄｃｄｃコンバータ、及びパルス周波数制御方法 |
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