JP3437407B2 - 半導体試験装置用タイミング発生器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体試験装置の
タイミング発生器において、インタリーブ方式に準じて
１パターン周期内に複数のタイミングパルスを発生させ
る装置であって、特にタイミングパルスの遅延時間精度
を向上させ、ハードウェアを縮小化し、高速に発生させ
る半導体試験装置用タイミング発生器に関する。

【０００２】

【従来の技術】始めに、従来の半導体ＩＣ試験装置の概
略について説明する。図４に半導体試験装置の基本的な
構成図を示す。テストプロセッサ１は装置全体の制御を
行い、テスタ・バスにより各ユニットに制御信号を与え
る。タイミング発生器３は装置全体のテストタイミング
を取るためにタイミングパルス信号を発生して、パター
ン発生器２、波形整形器４やパターン比較器７等に与
え、テストのタイミングを取る。パターン発生器２はＤ
ＵＴ（被試験デバイス）９に与える印加パターンとパタ
ーン比較器７に与える期待値パターンを生成する。

【０００３】波形整形器４はパターン発生器２からの印
加パターンを信号波形に整形しドライバ５を経て、ＤＵ
Ｔ９にテスト信号を与える。ＤＵＴ９からの応答信号は
コンパレータ６で電圧比較され、その結果の論理信号を
パターン比較器７に与える。パターン比較器７はコンパ
レータ６からの試験結果の論理パターンとパターン発生
器２からの期待値パターンとを論理比較して一致・不一
致を検出し、ＤＵＴ９の良否判定を行う。不良の場合に
はフェイルメモリ８に情報を与え、パターン発生器２か
らの情報と共に記憶させ、後に不良解析が行われる。

【０００４】これらの動作を行わせる各信号を生成する
ために、タイミング発生器３やパターン発生器２や波形
整形器４にはメモリのテーブルが準備されデータがメモ
りされている。これらのテーブルに与えるデータは、プ
ログラマが被測定ＤＵＴ９の性能諸元を基に、テストパ
ターンを考察してテストプログラムを作成し、テストプ
ロセッサ１から各部に供給している。

【０００５】パターン発生器２のテーブルには、例えば
０、１やＬ、Ｈ、Ｚの記述でピン１用からピンｎ用等の
各ピン用の試験パターンデータが準備されている。波形
整形器４のテーブルには波形モードなどの波形設定に関
するデータが準備され、パターン発生器２からの試験パ
ターンデータとタイミング発生器３からのセット、リセ
ットのタイミングパルス信号を用いてテスト信号を生成
しドライバ５に供給している。

【０００６】タイミング発生器３にはＲＡＴＥ設定テー
ブルとクロック設定テーブルとがあり、ＲＡＴＥ設定テ
ーブルにはパターン周期（ Test Period）のデータがメ
モりされ、クロック設定テーブルにはドライバ波形のタ
イミングデータがメモりされている。これらのデータを
組み合わせて複数個のグループ、例えばＴＳ１グルー
プ、ＴＳ２グループやＴＳｎグループ等を準備して読み
出し、セット信号やリセット信号のタイミングパルスを
生成している。

【０００７】このタイミング発生器３において、設定す
るパターン周期は、基準クロック（Reference Clock ）
の整数倍に端数を生ずることもあるが、ハードでのパタ
ーン周期の生成は基準クロックの整数倍に設定するので
容易に生成できる。一方、タイミングパルス信号は基準
クロックの１／２、１／４、１／８、１／１６、…、等
の分解能で精度良く生成させるので複雑である。基準ク
ロックの端数データ（Fractional Data ）は前パターン
周期からの端数データと設定端数データとを加算し、加
算結果の整数倍データはデジタル的に遅延させ、端数デ
ータはアナログ可変遅延回路を用いて遅延させる。具体
的に説明する。

【０００８】図５（Ａ）にタイミング発生器３の基本的
な構成図を示す。構成としては、入力手段１０、演算手
段１１、基準クロック遅延手段１２、リタイミング手段
１３及びアナログ可変遅延手段１４より成っている。そ
して入力端子ａ１からは前パターン周期の端数データ
が、ａ２からは周期開始（Period Start）信号が、ａ３
からはタイミング遅延時間のデータが、ａ４からは基準
クロックがそれぞれ入力される。いま、パターン周期に
基準クロック以下の情報がある一例のテスト条件とし
て、周波数１００ＭＨｚで１周期１０ｎｓ（ナノ秒）の
基準クロック（以下、基準クロックの周期を「Ｔ」で表
現する）を用い、パターン周期は（５＋３／４）Ｔ、タ
イミング遅延時間は（３＋１／２）Ｔのタイミングパル
ス信号を連続して発生させるものとする。図６にその場
合のタイミングチャートを示す。

【０００９】始めにａ２から周期開始信号が入力される
と、入力手段１０のラッチ回路ｆ１をライトイネーブル
（Write Enable）にし、ラッチ回路ｆ２にも周期開始信
号を与える。ラッチ回路はＤタイプ・フリップフロップ
で構成され、ＷＥ（Write Enable）付と無いのがある。
ａ３からのタイミング遅延データ（３＋１／２）は、既
にレジスタＲに格納（メモリ）されているとする。（以
下、タイミング遅延データを「設定遅延データ」とい
う）。ａ４からの基準クロックを、ラッチ回路ｆ１に与
えてａ１からの端数データをラッチしそのデータを演算
手段１１の加算器Ｋに与え、ラッチ回路ｆ２に与えてａ
２からの周期開始信号をラッチして基準クロック遅延手
段１２にあるダウンカウンタＣのロード端子に与え加算
器Ｋ出力の整数データＮをロード（入力）する。加算器
Ｋは既に端数データと設定遅延データとを加算したデー
タを出力している。ダウンカウンタＣのクロック端子に
も基準クロックを与える。

【００１０】１発目のタイミングパルスの発生におい
て、ａ１からの端数データは０であるので、演算手段１
１の加算器Ｋの入力データは０と（３＋１／２）とな
り、その出力データは（３＋１／２）である。図６Ｄ参
照。３の整数データＮは基準クロック遅延手段１２のダ
ウンカウンタＣに、１／２の端数データはアナログ可変
遅延手段１４のラッチ回路ｆ４に出力される。周期開始
の信号でダウンカウンタＣは３のデータをロードし、ａ
４からの基準クロックで１づつ減数し、そのデータをデ
ータアウト端子ｄｏから出力する。３つの基準クロック
でデータアウト端子ｄｏの出力信号が零になると一致回
路ｈ１で零と一致を取って基準クロック遅延信号Ｓを出
力し、リタイミング回路１３のラッチ回路ｆ３とアナロ
グ可変遅延手段１４のラッチ回路ｆ４とに与える。

【００１１】リタイミング回路１３は、基準クロック遅
延信号Ｓの遅延時間がダウンカウンタＣなどによりバラ
ツキが生じるのを除去するために、基準クロックに固定
遅延器Ｄによる一定のオフセット時間を加えて、常に一
定の遅延時間のタイミングを取るための回路である。そ
こで、入力端子ａ１からリタイミング回路１３までの最
大遅延時間よりやや大きい遅延時間を有する固定遅延器
Ｄにａ４からの基準クロック信号を通し、既に開かれて
いるゲートｈ２を通過させた基準クロックをタイミング
パルスの基準としている。図６Ｅ参照。アナログ可変遅
延手段１４ではラッチ回路ｆ４にラッチされている端数
データ（１／２）の時間を遅延させ、出力端子ｂ１から
（３＋１／２）Ｔ遅延したタイミングパルスを出力す
る。図６Ｆ参照。１回目のパターン周期が終わると、パ
ターン周期（５＋３／４）Ｔの端数データ（３／４）は
入力端子ａ１に印加される。

【００１２】２発目のタイミングパルスの遅延時間は入
力端子ａ１に印加された端数データ（３／４）とレジス
タＲにメモリの（３＋１／２）の和であり、加算器Ｋで
加算され、（４＋１／４）のデータを出力する。図６
Ｃ、Ｄ参照。４の整数データはダウンカウンタＣに出力
され、（１／４）の端数データはアナログ可変遅延手段
１４に出力され、１発目と同様にデジタル的及びアナロ
グ的に遅延されて（４＋１／４）Ｔ遅延されたタイミン
グパルスが出力される。図６Ｆ参照。

【００１３】３発目において、パターン周期は１発目と
２発目のパターン周期の端数データが（３／４＋３／
４）＝（１＋１／２）となるので、構成は図示していな
いが、１の整数データを元のパターン周期に組み入れて
５基準クロックに１を加算した６基準クロックをパター
ン周期とする。図６Ａ参照。よって、パターン周期の端
数データは（１／２）となり入力端子ａ１に供給され
る。レジスタＲのデータは（３＋１／２）であるのでそ
の加算結果は４となる。よって、加算器Ｋからの４の出
力データはダウンカウンタＣに送られ、デジタル的遅延
のみが行われてタイミングパルスを発生する。図６Ｆ参
照。４発目以降も上記の動作が行われタイミングパルス
を連続して送出する。

【００１４】図５（Ｂ）はアナログ可変遅延手段１４の
構成例である。アナログのパルス信号は入力端子ａ１０
から入力し出力端子ｂ１０から出力する。１５ｉ（ｉ＝
１〜ｎ）は、例えばインバータの従続した列で一定時間
の遅延回路が構成され、１５ ₁ は（１／２）Ｔの遅延、
１５₂ は（１／４）Ｔの遅延、１５₄ は（１／１６）Ｔ
の遅延のようなアナログ遅延を行う。１６ｉ（ｉ＝１〜
ｎ）はセレクタで、ラッチ回路ｆ４からの制御信号Ｓｉ
（ｉ＝１〜ｎ）でＡｉ若しくはＢｉのいずれかを選択
し、アナログ信号を直接通過させたり規定の遅延を与え
たりする。

【００１５】図５（Ａ）ではテスト条件として、基本ク
ロックは周波数１００ＭＨｚで１周期が１０ｎｓ、パタ
ーン周期は（５＋３／４）Ｔ、タイミング遅延時間は
（３＋１／２）Ｔのタイミングパルス信号を連続して発
生させた。つまり、パターン周期は５７．５ｎｓで、タ
イミング遅延時間は３５ｎｓであった。このように、１
パターン周期内では１つのタイミングパルス信号しか生
成できない。しかしながら、最近では１パターン周期内
で２〜４のタイミングパルスを要求する場合が多くなっ
た。この１パターン周期内で複数のタイミングパルスを
発生させるためにインタリーブ方式で発生させており、
インタリーブ方式は不可欠となってきた。インタリーブ
方式とは交互配置した方式をいう。

【００１６】図７にインタリーブ方式の回路ブロック図
を、図８にそのタイミングチャートを示す。回路構成と
しては図７に示すように、従来の図５（Ａ）のタイミン
グ発生器３の回路を２つ、３ｍと３ｎとを並列に設け、
その出力をオア回路ｈ３で複合し出力するものである。
３以上の複数のタイミング発生器３を並列に設けて１パ
ターン周期内に３以上のタイミングパルスを発生させる
こともできる。回路動作を説明する。図７でのテスト条
件の例として、図６と同一のタイミングパルスを発生さ
せるものとし、パターン周期は図６の場合の２倍の（１
１＋１／２）Ｔとし、タイミング遅延時間は（３＋１／
２）Ｔと他の１つは（９＋１／４）Ｔである。（３＋１
／２）Ｔ遅延のタイミングパルスはタイミング発生器３
ｍで発生させ、（９＋１／４）Ｔ遅延のタイミングパル
スの発生をタイミング発生器３ｎにまかせることにす
る。タイミング発生器３ｎのパターン周期開始は３ｍよ
り５Ｔ遅らせ、設定遅延データはタイミング発生器３ｍ
と同じく（３＋１／２）とする。

【００１７】図８のタイミングチャートを用いて説明す
る。図８Ａは周期１０ｎｓの基準クロックである。図８
Ｂから図８Ｅはタイミング発生器３ｍのタイミングチャ
ートで、図８Ｆから図８Ｉはタイミング発生器３ｎのタ
イミングチャートで、図８Ｇは複合したタイミングパル
スの発生状況である。

【００１８】タイミング発生器３ｍのパターン周期は
（１１＋１／２）Ｔであるので整数を取り、当初は図８
Ｂに示すように１１Ｔであるので、１発目の端数データ
は図８Ｃに示すように０である。従って、加算器１２の
出力データはレジスタＲのデータ（３＋１／２）である
ので３の整数データと（１／２）の端数データである。
よって、３の整数はデジタル的に、（１／２）はアナロ
グ的に遅延され、タイミングパルスは図８Ｅに示すよう
に（３＋１／２）Ｔ遅延して発生する。

【００１９】タイミング発生器３ｎのパターン周期は、
図８Ｆに示すようにタイミング発生器３ｍより５Ｔ遅れ
てスタートさせるので、１周期目の端数データは（３／
４）となり、図８Ｇのように送付され、加算器Ｋでレジ
スタＲのデータ（３＋１／２）と加算され、その出力デ
ータは図８Ｈに示すように（４＋１／４）となる。従っ
て、図８Ｉのようなタイミングパルスが発生する。

【００２０】３発目のタイミングパルス、つまりタイミ
ング発生器３ｍの２発目は、パターン周期の端数データ
が図８Ｃのように（１／２）となるから、レジスタＲの
データ（３＋１／２）と加算して、加算器Ｋの出力は図
８Ｄのように４となる。従ってタイミングパルスの発生
は図８Ｅのようになる。以下同様にして連続したタイミ
ングパルスを発生させる。

【００２１】

【発明が解決しようとする課題】上述したように、イン
タリーブ方式のタイミングパルスの発生は、図７に示す
ように、図５のタイミング発生器３を並列に２セット並
べて交互に動作させることにより、見かけ上、２倍速に
なる。３セット並列に並べて交互に動作させると３倍速
になる。この従来の回路構成でも半導体試験装置は充分
に稼動する。

【００２２】しかしながら、従来の回路構成はハードウ
ェアをまるまる２セット分＋α以上必要とするため、ハ
ードウェアの小型化、省力化、高速化のためには障害と
なることがある。また、それぞれにアナログ可変遅延手
段１４を有している。このアナログ可変遅延手段１４
は、遅延時間ｔｐｄの調整が困難であり、ソフト的には
補正できず、若干の固有の誤差を有する。従って、異な
る複数個のアナログ可変遅延手段１４を用いてタイミン
グパルスを発生させると、期待遅延値と実際遅延値との
差である遅延リニアリティ・エラー分が遅延パルスのジ
ッタに足された形でＤＵＴ９に印加され問題を生ずるこ
ともある。

【００２３】この発明は、上記の問題点を解決し、より
小型化、省力化し、遅延リニアリティ・エラーが発生し
ないインタリーブ方式に代わる新しいタイプのタイミン
グ発生器を提供することを目的とする。

【００２４】

【課題を解決するための手段】上記目的を達成するため
に、この発明は１パターン周期に２以上の複数のタイミ
ングパルスを発生させて遅延リニアリティ・エラーを防
止するために、リタイミング手段１３とアナログ可変遅
延手段１４とを複数のタイミングパルスに対して共通に
用いるようにする。また、演算手段１１も共通に使用す
るようにする。つまり、入力手段１０と基準クロック遅
延手段１２は１パターン周期に発生させる複数のタイミ
ングパルス数ｐに合わせて複数の入力手段１０ｉ（ｉ＝
１〜ｐ）とそれに対応する基準クロック遅延手段１２ｉ
（ｉ＝１〜ｐ）とを設ける。

【００２５】従って、構成は次のようになる。パター
ン周期の端数データをラッチするラッチ回路ｆ１ｉとパ
ターンスタート信号をラッチするラッチ回路ｆ２ｉとか
ら成り、複数のパターン周期の端数データをその周期開
始信号に同期して交互に出力する複数の入力手段１０ｉ
と、交互に出力されるパターン周期の端数データとレ
ジスタＲに格納されている設定遅延データとを加算して
複数の入力手段１０ｉと対応して設けられたそれぞれの
基準クロック遅延手段１２ｉとバッファメモリ１７ｉと
に出力する演算手段１１と、演算手段１１からの出力
データの整数値Ｎを受けて基準クロック周期Ｔの上記整
数値Ｎ倍遅延した基準クロック遅延信号Ｓを出力する複
数の基準クロック遅延手段１２ｉと、演算手段１１か
らの出力データの端数データを一時記憶し、基準クロッ
ク遅延信号Ｓを受けて端数データを出力する複数のバッ
ファメモリ１７ｉと、基準クロック遅延信号Ｓを受け
て、その基準クロック遅延信号Ｓのタイミングを再生し
出力するリタイミング手段１３と、バッファメモリ１
７ｉからの端数データを受けて、上記リタイミング手段
１３からの基準クロック遅延信号Ｓを端数データ分遅延
させて出力するアナログ可変遅延手段１４とから構成さ
れている。

【００２６】

【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に図１のタイミングチャートを、図３に
他の実施例の構成図を示す。図５、図６と対応する部分
には同一符号を付す。先ず、図１と図２に基づいて説明
する。

【００２７】テスト条件は従来の図７及び図８の説明に
用いた同じ条件とする。つまり、パターン周期は（１１
＋１／２）Ｔ、タイミング遅延時間は（３＋１／２）Ｔ
と（９＋１／４）Ｔ、第２の周期開始信号は第１の周期
開始信号より５Ｔ遅らせ、設定遅延データは共に（３＋
１／２）とする。入力信号は従来のインタリーブ方式と
同様に、入力端子ａ１ｉ（ｉ＝１〜ｐ）からパターン周
期の端数データと、ａ２ｉ（ｉ＝１〜ｐ）からそのパタ
ーン周期の周期開始信号とを入力する。図１では第１周
期と第２周期の２種類の入力であるのでｐは１と２であ
る。ａ４からは基準クロックを入力する。ａ３からの設
定遅延データの（３＋１／２）は予めレジスタＲに記憶
させているものとする。

【００２８】初めにａ２から第１の周期開始信号が入力
されると、次の基準クロックでａ１からの０の端数デー
タを取り込み演算手段１１の加算器Ｋの一方の入力端子
に与える。図２Ａ、Ｂ、Ｃ参照。加算器Ｋは直ちにレジ
スタＲの設定遅延データの（３＋１／２）と加算し、３
の整数データは基準クロック遅延手段１２のダウンカウ
ンタＣに与え、（１／２）の端数データはバッファメモ
リ１７に与える。図２Ｄ参照。ダウンカウンタＣは直ち
に３の整数をロードし、基準クロックで減数し始める。
バッファメモリ１７はライトイネーブルになっているの
で次の基準クロックで（１／２）の端数データをロード
する。バッファメモリ１７は、図１ではＦＩＦＯ（Firs
t-in First-out）のメモリを用いている。ＦＩＦＯとは
先入れ先出し方式をいう。バッファメモリ１７を用いる
のは制御信号が有るときのみデータを出力し、無いとき
は０出力にしたいからである。

【００２９】基準クロック遅延手段１２のダウンカウン
タＣは、０になると零一致回路ｈ１で一致が取れて、ほ
ぼ３Ｔ遅延された基準クロック遅延信号Ｓを出力する。
基準クロック遅延信号Ｓはリタイミング手段１３に送ら
れて再びタイミングを調整してアナログ可変遅延手段１
４に送られる。バッファメモリ１７は基準クロック遅延
信号Ｓでリードイネーブルとなり端数データを出力し、
アナログ可変遅延手段１４のラッチ回路ｆ４に送られ
る。アナログ可変遅延手段１４では３Ｔ遅延した基準ク
ロック遅延信号Ｓを、端数データによる（１／２）Ｔの
時間、遅延させて（３＋１／２）Ｔ遅延したタイミング
パルスを出力する。図２Ｅ、Ｇ参照。

【００３０】入力端子ａ２ｉに第２の周期開始信号が第
１の周期開始信号より５Ｔ遅れて入力されると、次の基
準クロックでａ１ｉからの（３／４）の端数データを取
り込み演算手段１１の加算器Ｋの一方の入力端子に与え
る。図２Ｆ、Ｇ参照。加算器Ｋは直ちにレジスタＲの設
定遅延データの（３＋１／２）と加算して（４＋１／
４）のデータを出力し、４の整数データは基準クロック
遅延手段１２ｉのダウンカウンタＣｉに与え、（１／
４）の端数データはバッファメモリ１７ｉに与える。図
２Ｈ参照。ダウンカウンタＣｉは直ちに４の整数をロー
ドし、基準クロックで減数し始める。バッファメモリ１
７ｉはライトイネーブルになっているので次の基準クロ
ックで（１／４）の端数データをロードする。

【００３１】基準クロック遅延手段１２ｉのダウンカウ
ンタＣｉは、４つの基準クロックをカウントして０にな
ると零一致回路ｈ１ｉで一致が取れて、ほぼ４Ｔ遅延さ
れた基準クロック遅延信号Ｓを出力する。基準クロック
遅延信号Ｓはリタイミング手段１３に送られて再びタイ
ミングを調整してアナログ可変遅延手段１４に送られ
る。バッファメモリ１７ｉは基準クロック遅延信号Ｓで
リードイネーブルとなり端数データを出力し、アナログ
可変遅延手段１４のラッチ回路ｆ４に送られる。アナロ
グ可変遅延手段１４では４Ｔ遅延した基準クロック遅延
信号Ｓを、端数データによる（１／４）Ｔの時間、遅延
させて（４＋１／４）Ｔ遅延したタイミングパルスを出
力する。図２Ｉ、Ｇ参照。

【００３２】１１Ｔの時間が経過すると、ａ２から再び
周期開始信号が入力され、ａ１からは（１／２）の端数
データが送られてくる。図２Ｂ参照。次の基準クロック
で（１／２）の端数データを取り込み演算手段１１の加
算器Ｋに送る。加算器ＫではレジスタＲの設定遅延デー
タ（３＋１／２）と加算して４の整数データを出力して
基準クロック遅延手段１２のダウンカウンタＣに与え
る。図２Ｄ参照。ダウンカウンタＣは直ちに４の整数を
ロードし、基準クロックで減数し始める。４つの基準ク
ロックをカウントして０になると零一致回路ｈ１で一致
が取れて、ほぼ４Ｔ遅延された基準クロック遅延信号Ｓ
を出力する。基準クロック遅延信号Ｓはリタイミング手
段１３に送られて再びタイミングを調整してアナログ可
変遅延手段１４に送られる。端数データは０であるので
アナログ可変遅延手段１４での遅延は行わず、４Ｔ遅延
したタイミングパルスを出力する。図２Ｅ、Ｇ参照。そ
の後は同様にして、継続してタイミングパルスを発生す
る。

【００３３】図３は他の実施例の構成図である。これは
演算手段１１に２つの加算器Ｋと加算器Ｋｉとを設け、
ａ１から入力のデータ演算は加算器Ｋで、ａ１ｉから入
力のデータ演算は加算器Ｋｉで行うようにしたものであ
る。他は図１とほぼ同様であるので説明は省略する。た
だ、ａ１から入力のデータに加算する設定遅延データと
ａ１ｉから入力のデータに加算する設定遅延データとが
異なる値である場合には、レジスタＲを２つ準備してそ
れぞれに異なる設定遅延データをメモリしそれぞれの加
算器に与えればよいので便利である。

【００３４】以上詳細に説明してきたが、構成は実施例
に限るものではない。基準クロック遅延手段１２のカウ
ンタＣはダウンカウンタでなく、アップカウンタで構成
してもよい。要は基準クロックで整数値Ｎを計数して一
致すると基準クロック遅延信号Ｓを発生できればよい。
また、バッファメモリ１７にＦＩＦＯを用いたが、これ
に限らず、ラッチ回路とゲート回路で構成することもで
きる。要は常時は０出力で、必要なときのみデータを出
力できる回路であればよい。

【００３５】

【発明の効果】以上詳細に説明したように、この発明は
１パターン周期内に複数のタイミングパルスを発生させ
る装置として、従来のインタリーブ方式に代え、統合し
たタイミング発生器２０とした。特に、リタイミング手
段１３とアナログ可変遅延手段１４を１つにし、共通し
て使用できるようにした。

【００３６】従って、従来問題となっていた遅延リニア
リティ・エラーの発生を無くし、しかもハードウェアの
より以上の小型化、省力化、高速化が可能となった。こ
の発明は実用に際しての効果は大である。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】図１のタイミングチャートである。

【図３】本発明の他の実施例の構成図である。

【図４】半導体試験装置の基本的な構成図の例である。

【図５】図５（Ａ）はタイミング発生器の基本的な構成
図の例であり、図５（Ｂ）はアナログ可変手段１４の構
成図の例である。

【図６】図５（Ａ）のタイミングチャートである。

【図７】インタリーブ方式のタイミング発生器の構成図
である。

【図８】図７のタイミングチャートである。

【符号の説明】 １ テストプロセッサ ２ パターン発生器 ３ ３ｍ、３ｎ タイミング発生器 ４ 波形整形器 ５ ドライバ ６ コンパレータ ７ パターン比較器 ８ フェイルメモリ ９ ＤＵＴ（被試験デバイス） １０ 入力手段 １１ 演算手段 １２ 基準クロック遅延手段 １３ リタイミング手段 １４ アナログ可変遅延手段 １５ｉ（ｉ＝１〜ｎ） アナログ遅延器 １６ｉ（ｉ＝１〜ｎ） セレクタ １７、１７ｉ バッファメモリ（ＦＩＦＯ） ２０ タイミング発生器 Ｃ、Ｃｉ ダウンカウンタ Ｄ 固定遅延器 Ｒ レジスタ Ｓ 基準クロック遅延信号 Ｋ、Ｋｉ 加算器 ｆｉ（ｉ＝１〜ｍ） ラッチ回路 ｈ１、ｈ１ｉ 一致回路 ｈ２、ｈ４，ｈ４ｉ アンド回路 ｈ３、ｈ５、ｈ６、ｈ７ オア回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 １パターン周期内に複数のタイミングパ
   ルスを発生する半導体試験装置用タイミング発生装置に
   おいて、 入力端子（ａ１ｉ）からのパターン周期の端数データを
   ラッチし出力するラッチ回路（ｆ１ｉ）と入力端子（ａ
   ２ｉ）からの周期開始信号をラッチし出力するラッチ回
   路（ｆ２ｉ）とから成り複数のパターン周期の端数デー
   タを該周期開始信号に同期して交互に出力する複数の入
   力手段（１０ｉ）と、 複数の入力手段（１０ｉ）から交互に出力されるパター
   ン周期の端数データとレジスタ（Ｒ）に格納されている
   設定遅延データとを加算し、複数の入力手段（１０ｉ）
   と対応して設けられたそれぞれの基準クロック遅延手段
   （１２ｉ）とバッファメモリ（１７ｉ）とに出力する演
   算手段（１１）と、 演算手段（１１）からの出力データの整数値（Ｎ）を受
   けて基準クロック周期（Ｔ）の上記整数値（Ｎ）倍遅延
   した基準クロック遅延信号（Ｓ）を出力する複数の基準
   クロック遅延手段（１２ｉ）と、 演算手段（１１）からの出力データの端数データを一時
   記憶し、基準クロック遅延信号（Ｓ）を受けて端数デー
   タを出力する複数のバッファメモリ（１７ｉ）と、 基準クロック遅延信号（Ｓ）を受けて、該基準クロック
   遅延信号（Ｓ）のタイミングを再生し出力するリタイミ
   ング手段（１３）と、 バッファメモリ（１７ｉ）からの端数データを受けて、
   上記リタイミング手段（１３）からの基準クロック遅延
   信号（Ｓ）を端数データ値の遅延をさせて出力するアナ
   ログ可変遅延手段（１４）と、 を具備することを特徴とする半導体試験装置用タイミン
   グ発生器。
2. 【請求項２】 基準クロック遅延手段（１２ｉ）はダウ
   ンカウンタ（Ｃｉ）と零一致回路（ｈ１ｉ）とから成
   り、演算手段（１１）からの整数値（Ｎ）の入力データ
   を該データの周期開始信号でダウンカウンタ（Ｃｉ）に
   ロードし、基準クロック毎に減数し、０値になると零一
   致回路（ｈ１ｉ）で一致を取り基準クロック遅延信号
   （Ｓ）を発生することを特徴とする請求項１記載の半導
   体試験装置用タイミング発生器。
3. 【請求項３】 バッファメモリ（１７ｉ）はＦＩＦＯか
   ら成り、演算手段（１１）からの端数データを該データ
   の周期開始信号でＦＩＦＯに取り込み、対応する基準ク
   ロック遅延信号（Ｓ）で読み出すことを特徴とする請求
   項１又は２記載の半導体試験装置用タイミング発生器。