JP4968035B2 - エッジ信号生成装置及び半導体試験装置 - Google Patents

Description

本発明は、信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の位置を規定するエッジ信号を生成するエッジ信号生成装置、及び当該装置を備える半導体試験装置に関する。

半導体試験装置は、被試験デバイスに試験信号を印加して得られる信号と所定の期待値とを比較してパス／フェイルを判定することにより被試験デバイスの試験を行うものである。この半導体試験装置には、被試験デバイスに試験信号を印加するタイミング及びパス／フェイルを判定するタイミングを規定するタイミング信号を生成するタイミングジェネレータが設けられている。このタイミングジェネレータは、信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の位置を規定するエッジ信号生成装置を備えており、このエッジ信号生成装置で生成されるエッジ信号を用いて上記のタイミング信号を生成する。

図７は、従来のエッジ信号生成装置の要部構成を示すブロック図である。図７に示す従来のエッジ信号生成装置１００は、ダウンカウンタ１１１〜１１４、ＯＲ（論理和）回路１２０、ＦＩＦＯ（First-In First-Out：先入れ先出し）メモリ１３０、プログラマブルディレイライン１４０、及びデマルチプレクサ１５０を備えており、外部から入力されるタイミングデータＴＤ、クロック信号ＣＬＫ、及びレート信号ＲＴに基づいてエッジ信号ＥＧを生成する装置である。尚、エッジ信号生成装置１００は、エッジ信号ＥＧの発生エラーを検出することが可能である。

ここで、上記のタイミングデータＴＤはエッジ信号ＥＧの出力タイミングを規定する複数のビットからなるデータであり、クロック信号ＣＬＫの周期以上の時間を指定する上位ビットがダウンカウンタ１１１〜１１４の各々に供給され、残りの下位ビット（クロック信号ＣＬＫの周期よりも短い時間を指定するビット）がＦＩＦＯメモリ１３０に供給される。また、クロック信号ＣＬＫは半導体試験装置の動作を規定する基準クロックであり、レート信号ＲＴはテストレートの起点となる信号である。

ダウンカウンタ１１１〜１１４は、レート信号ＲＴに対するエッジ信号ＥＧの遅延量をクロック信号ＣＬＫの周期を単位として制御するための回路である。具体的には、ダウンカウンタ１１１〜１１４は、デマルチプレクサ１５０からロード信号ＬＤ１〜ＬＤ４がそれぞれ出力された場合に、タイミングデータＴＤの上位ビットを取り込んでカウント初期値とした上でクロック信号ＣＬＫに同期したダウンカウントを開始し、ダウンカウントを終了した場合（カウント値が「０」になった場合）にはトリガ信号Ｔｒ１〜Ｔｒ４をそれぞれ出力する。尚、ここでは４つのダウンカウンタ１１１〜１１４が設けられている例について説明するが、ダウンカウンタの数はレート信号ＲＴに対するエッジ信号ＥＧの最大遅延量に応じて設定される。

ＯＲ回路１２０は、ダウンカウンタ１１１〜１１４から出力されるトリガ信号Ｔｒ１〜Ｔｒ４の論理和を演算し、その演算結果をトリガ信号Ｔｒとして出力する。ＦＩＦＯメモリ１３０は、レート信号ＲＴが入力される度にタイミングデータＴＤの下位ビットを取り込んで順次記憶するとともに、ＯＲ回路１２０からトリガ信号Ｔｒが出力される度に先に記憶しているデータ（タイミングデータＴＤの下位ビットデータ）を古いものから順次出力する。尚、ＦＩＦＯメモリ１３０は、記憶しているデータの有無（空であるか否か）を示すエラー信号ｅ１０１を出力する。

プログラマブルディレイライン１４０は、レート信号ＲＴに対するエッジ信号ＥＧの遅延量をクロック信号ＣＬＫの周期よりも短い時間幅で制御する回路である。具体的には、ＯＲ回路１２０から出力されるトリガ信号Ｔｒを、ＦＩＦＯメモリ１３０から出力されるデータに応じた時間だけ遅延させてエッジ信号ＥＧとして出力する。デマルチプレクサ１５０は、入力されるレート信号ＲＴの数に応じて、ロード信号ＬＤ１〜ＬＤ４の何れか１つを出力する。

次に、エッジ信号生成装置１００の動作について説明する。図８は、エッジ信号生成装置１００の正常時の動作を説明するためのタイミングチャートである。尚、以下の説明では、図８に示す通り、時刻ｔ１０１〜ｔ１０５において順にレート信号ＲＴが入力されるとする。また、図８中において、符号Ｃ１０１〜Ｃ１０４を付した数値の変化は、ダウンカウンタ１１１〜１１４のカウント値の変化をそれぞれ示している。

まず、時刻ｔ１０１においてレート信号ＲＴが入力されると、デマルチプレクサ１５０からロード信号ＬＤ１が出力され、これによりダウンカウンタ１１１にはタイミングデータＴＤの上位ビット（ここでの値は「５」とする）が取り込まれてクロック信号ＣＬＫに同期したダウンカウントが開始される。また、レート信号ＲＴはＦＩＦＯメモリ１３０にも入力されるため、タイミングデータＴＤの下位ビットがＦＩＦＯメモリ１３０に取り込まれて記憶される。

次いで、ダウンカウンタ１１１がダウンカウントをしている途中の時刻ｔ１０２に次のレート信号ＲＴが入力されると、デマルチプレクサ１５０からロード信号ＬＤ２が出力されてダウンカウンタ１１２にはタイミングデータＴＤの上位ビット（ここでの値は「４」とする）が取り込まれてクロック信号ＣＬＫに同期したダウンカウントが開始される。尚、時刻ｔ１０２においてもタイミングデータＴＤの下位ビットはＦＩＦＯメモリ１３０に取り込まれて記憶される。

いま、図８に示す通り、時刻ｔ１０２を経過した時刻ｔ１１２においてダウンカウンタ１１１のカウントが終了すると、ダウンカウンタ１１１からトリガ信号Ｔｒ１が出力される。ここでは、他のダウンカウンタ１１２〜１１４からはトリガ信号ＴＲ２〜ＴＲ４が出力されていないため、ＯＲ回路１２０からはトリガ信号Ｔｒ１がトリガ信号Ｔｒとして出力されることになる。このトリガ信号ＴｒがＦＩＦＯメモリ１３０に入力されると、時刻ｔ１０１においてレート信号ＲＴが入力されたときにＦＩＦＯメモリ１３０に記憶されたデータが読み出されて出力される。プログラマブルディレイライン１４０は、ＯＲ回路１２０から出力されるトリガ信号Ｔｒを、ＦＩＦＯメモリ１３０から出力されるデータに応じた時間だけ遅延させてエッジ信号ＥＧとして出力する。

以下同様に、時刻ｔ１０３，ｔ１０４，ｔ１０５においてレート信号ＲＴが入力される度にデマルチプレクサ１５０からロード信号ＬＤ３，ＬＤ４，ＬＤ１が順に出力されてダウンカウンタ１１３，１１４，１１１が順次選択され、タイミングデータＴＤの上位ビット（図８に示す例では値「５」，「４」，「２」）を初期値としたダウンカウントが開始される。また、時刻ｔ１１３，ｔ１１４，ｔ１０５において、ダウンカウンタ１１２，１１３，１１４のダウンカウントがそれぞれ終了すると、トリガ信号Ｔｒ２，Ｔｒ３，Ｔｒ４が順次出力されてＯＲ回路１２０でトリガ信号Ｔｒとされ、プログラムディレイライン１４０でＦＩＦＯメモリ１３０に記憶されたデータに応じた遅延が行われることにより、エッジ信号ＥＧが生成される。

次に、エラー発生時の動作について説明する。図９は、エッジ信号生成装置１００のエラー発生時の動作を説明するためのタイミングチャートである。図８に示す例では上位ビットの値が「５」，「４」，「５」，「４」，「２」と変化するタイミングデータＴＤが入力されていたが、図９に示す例では上位ビットの値が「５」，「４」，「５」，「２」，「２」と変化するタイミングデータＴＤが入力される点が異なる。このようなタイミングデータＴＤが入力されると、図９に示す通り、時刻ｔ１１４において、ダウンカウンタ１１３，１１４が同時にダウンカウントを終了する。これにより、ダウンカウンタ１１３，１１４からはトリガ信号Ｔｒ３，Ｔｒ４が同時に出力され、ＯＲ回路１２０でそれらの論理和が演算されることによりトリガ信号Ｔｒの数が図８に示すトリガ信号Ｔｒの数よりも少なくなる。

すると、レート信号ＲＴの数とトリガ信号Ｔｒの数とが不一致となり、ＦＩＦＯメモリ１３０からはエラー信号ｅ１０１として、データが有る（空ではない）旨を示す信号が出力される。タイミング信号の生成中はＦＩＦＯメモリ１３０に記憶されるデータの数が頻繁に変化するために、タイミング信号の生成を終えた後に、エラー信号ｅ１０１の内容をモニタすればエッジ信号ＥＧの発生エラーを検出することができる。尚、エッジ信号の発生エラーを検出することができる従来の半導体試験装置の詳細については、例えば以下の特許文献１を参照されたい。
特開平１０−２３２２６７号公報

ところで、上述した従来のエッジ信号生成装置１００は、基本的にレート信号ＲＴの数とトリガ信号Ｔｒの数との一致・不一致によりエラーを検出するものであるため、レート信号ＲＴの数とトリガ信号Ｔｒの数とが一致している限りエッジ信号ＥＧの発生エラーを検出することはできない。このため、例えばレート信号ＲＴの数とトリガ信号Ｔｒの数とが一致してはいるものの、レート信号ＲＴに対するエッジ信号ＥＧの遅延量がタイミングデータＴＤ通りに設定されないようなエラーを検出することはできない。図１０は、エッジ信号生成装置１００の他のエラー発生時の動作を説明するためのタイミングチャートである。

図１０に示す例では、上位ビットの値が「５」，「４」，「６」，「１」，「２」と変化するタイミングデータＴＤが入力される。このようなタイミングデータＴＤが入力されると、図１０に示す通り、ダウンカウンタ１１３のダウンカウントが終了する時刻ｔ１１６よりも前の時刻ｔ１１５においてダウンカウンタ１１４のダウンカウントが終了してしまう。この結果として、生成されるエッジ信号ＥＧのレート信号ＲＴに対する遅延量は、タイミングデータＴＤの値（「５」，「４」，「６」，「１」，「２」）で示される遅延量にはなっておらず、本来であればエッジ信号ＥＧの発生エラーになる筈である。しかしながら、図９に示す通り、レート信号ＲＴの数とトリガ信号Ｔｒの数とが一致しているためエッジ信号ＥＧの発生エラーは検出されない。

また、従来のエッジ信号生成装置１００は、タイミング信号の生成を終えた後で、エラー信号ｅ１０１の内容をモニタすることによりエッジ信号ＥＧの発生エラーを検出しているため、タイミング信号が生成されるどの段階でエラーが生じたかを知ることはできない。このため、異常なタイミング信号が生成されたときに、その原因を解析するのに長時間を要していたという問題があった。

本発明は上記事情に鑑みてなされたものであり、エッジ信号の発生エラーを確実に検出することができ、これによりエッジ信号のエラーの原因を短時間且つ容易に解析することができるエッジ信号生成装置、及び当該装置を備える半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明のエッジ信号生成装置は、エッジ信号（ＥＧ）の出力タイミングを規定する設定データ（ＴＤ）に応じた時間だけ計数動作を行う複数の計数部（１１〜１４）と、外部から入力されるレート信号（ＲＴ）の入力状況に応じて前記複数の計数部のうちの１つを選択する選択部（７０）とを備えており、当該選択部で選択された計数部で前記設定データに応じた時間だけ計数動作を行って前記レート信号を遅延させることによりエッジ信号を生成するエッジ信号生成装置（１、２）において、前記計数部の各々に対応して設けられ、前記選択部によって選択された計数部に入力される設定データと前記選択部によって前回選択された計数部の計数値との大小関係に基づいて前記エッジ信号の発生エラーの有無を検出する複数のエラー検出部（３１〜３４）を備えることを特徴としている。
この発明によると、レート信号に入力状況に応じて複数の計数部のうちの１つが選択部によって選択され、選択部によって選択された計数部に入力される設定データと選択部によって前回選択された計数部の計数値との大小関係に基づいてエッジ信号の発生エラーの有無がエラー検出部で検出される。
また、本発明のエッジ信号生成装置において、前記エラー検出部は、前記選択部によって選択された計数部に入力される設定データが、前記選択部によって前回選択された計数部の計数値以下である場合に、前記エッジ信号の発生エラーを検出することを特徴としている。
また、本発明のエッジ信号生成装置は、前記エラー検出部が、対応する計数部の計数履歴も加味して前記エッジ信号の発生エラーを検出することを特徴としている。
また、本発明のエッジ信号生成装置において、前記複数のエラー検出部の検出結果の論理和を演算する論理和回路（４０）を備えることを特徴としている。
また、本発明のエッジ信号生成装置において、外部から入力される前記レート信号の数を計数し、前記エラー検出部によって前記エッジ信号の発生エラーが検出された場合に前記レート信号の計数を停止するカウンタを備えることを特徴としている。
本発明の半導体試験装置は、被試験デバイスに試験信号を印加して得られる信号と所定の期待値とを比較してパス／フェイルを判定することにより前記被試験デバイスの試験を行う半導体試験装置において、上記の何れかに記載のエッジ信号生成装置で生成されるエッジ信号を用いて、前記試験信号を前記被試験デバイスに印加するタイミング及び前記パス／フェイルを判定するタイミングの少なくとも一方を規定するタイミング信号を生成するタイミングジェネレータを備えることを特徴としている。

本発明によれば、選択部によって選択された計数部に入力される設定データと選択部によって前回選択された計数部の計数値との大小関係に基づいてエッジ信号の発生エラーの有無を検出しているため、エッジ信号の発生エラーを確実に検出することができるという効果がある。
また、本発明によれば、エッジ信号が生成されている途中においても、その発生エラーを検出することができるため、エッジ信号のエラーの原因を短時間且つ容易に解析することが可能になるという効果がある。

以下、図面を参照して本発明の実施形態によるエッジ信号生成装置及び半導体試験装置について詳細に説明する。尚、以下に説明する実施形態では、エッジ信号生成装置が、被試験デバイスの試験を行う半導体試験装置に設けられている態様を例に挙げて説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態によるエッジ信号生成装置の要部構成を示すブロック図である。図１に示す通り、本実施形態のエッジ信号生成装置１は、ダウンカウンタ１１〜１４（計数部）、ＯＲ回路２０、エラー検出回路３１〜３４、ＯＲ回路４０（論理和回路）、ＦＩＦＯメモリ５０、プログラマブルディレイライン６０、及びデマルチプレクサ７０（選択部）を備えており、外部から入力されるタイミングデータＴＤ（設定データ）、クロック信号ＣＬＫ、及びレート信号ＲＴに基づいてエッジ信号ＥＧを生成するとともに、エッジ信号ＥＧの発生エラーを検出することが可能な装置である。

ここで、上記のタイミングデータＴＤはエッジ信号ＥＧの出力タイミングを規定する複数のビットからなるデータであり、クロック信号ＣＬＫの周期以上の時間を指定する上位ビットがダウンカウンタ１１〜１４の各々に供給され、残りの下位ビット（クロック信号ＣＬＫの周期よりも短い時間を指定するビット）がＦＩＦＯメモリ５０に供給される。また、クロック信号ＣＬＫは半導体試験装置の動作を規定する基準クロックであり、レート信号ＲＴはテストレートの起点となる信号である。

ダウンカウンタ１１〜１４は、レート信号ＲＴに対するエッジ信号ＥＧの遅延量をクロック信号ＣＬＫの周期を単位として制御するための回路である。具体的には、ダウンカウンタ１１〜１４は、デマルチプレクサ７０からロード信号ＬＤ１〜ＬＤ４がそれぞれ出力された場合に、タイミングデータＴＤの上位ビットを取り込んでカウント初期値とした上でクロック信号ＣＬＫに同期したダウンカウントを開始し、ダウンカウントを終了した場合（カウント値が「０」になった場合）にはトリガ信号Ｔｒ１〜Ｔｒ４をそれぞれ出力する。

尚、本実施形態では４つのダウンカウンタ１１〜１４が設けられている例について説明するが、ダウンカウンタの数はレート信号ＲＴに対するエッジ信号ＥＧの最大遅延量に応じて設定される。ＯＲ回路２０は、ダウンカウンタ１１〜１４から出力されるトリガ信号Ｔｒ１〜Ｔｒ４の論理和を演算し、その演算結果をトリガ信号Ｔｒとして出力する。

エラー検出回路３１〜３４は、エッジ信号ＥＧの発生エラーの有無を検出する回路であり、ダウンカウンタ１１〜１４の各々に対応して設けられている。エラー検出回路３１〜３４には、対応するダウンカウンタ１１〜１４のカウント値Ｃ１〜Ｃ４がそれぞれ入力されるとともに、ダウンカウンタ１１〜１４と同様にタイミングデータＴＤの上位ビットが入力される。また、エラー検出回路３１，３２，３３，３４には、デマルチプレクサ７０から出力されるロード信号ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ１がそれぞれ入力される。つまり、エラー検出回路３１〜３４には、対応するダウンカウンタ１１〜１４に入力されるロード信号ＬＤ１〜ＬＤ４とは１つずつずれたロード信号ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ１がそれぞれ入力される。

これらエラー検出回路３１〜３４は、ロード信号ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ１がそれぞれ入力された場合に、対応するダウンカウンタ１１〜１４のカウント値（計数値）とタイミングデータＴＤの上位ビットとの大小関係に基づいてエッジ信号ＥＧの発生エラーの有無を検出する。具体的には、タイミングデータＴＤの上位ビットが、対応するダウンカウンタのカウント値以下である場合に、エッジ信号ＥＧの発生エラーを検出する。

ここで、上述した通り、エラー検出回路３１〜３４には、対応するダウンカウンタ１１〜１４に入力されるロード信号ＬＤ１〜ＬＤ４とは１つずつずれたロード信号ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ１がそれぞれ入力されており、デマルチプレクサ７０からはロード信号がＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ１，…の順で出力される（詳細は後述する）。このため、エラー検出回路３１〜３４は、自身に入力されるロード信号ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ１と同じものが入力されるダウンカウンタ１２，１３，１４，１１に入力されるタイミングデータＴＤの上位ビットと、デマルチプレク７０から前回出力されたロード信号が入力されたダウンカウンタ（１１，１２，１３，１４）のカウント値との大小関係に基づいてエッジ信号ＥＧの発生エラーの有無を検出していると言うことができる。

ＯＲ回路４０は、エラー検出回路３１〜３４から出力される検出結果の論理和を演算し、その演算結果をエラー信号ｅ１として出力する。ＦＩＦＯメモリ５０は、レート信号ＲＴが入力される度にタイミングデータＴＤの下位ビットを取り込んで順次記憶するとともに、ＯＲ回路２０からトリガ信号Ｔｒが出力される度に先に記憶しているデータ（タイミングデータＴＤの下位ビットデータ）を古いものから順次出力する。

プログラマブルディレイライン６０は、レート信号ＲＴに対するエッジ信号ＥＧの遅延量をクロック信号ＣＬＫの周期よりも短い時間幅で制御する回路である。具体的には、ＯＲ回路２０から出力されるトリガ信号Ｔｒを、ＦＩＦＯメモリ５０から出力されるデータに応じた時間だけ遅延させてエッジ信号ＥＧとして出力する。デマルチプレクサ７０は、入力されるレート信号ＲＴの数に応じて、ロード信号ＬＤ１〜ＬＤ４の何れか１つを出力する。具体的には、レート信号ＲＴが入力される度にロード信号をＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ１，…の順で出力する。

次に、エッジ信号生成装置１の動作について説明する。図２は、エッジ信号生成装置１の動作を説明するためのタイミングチャートである。尚、以下の説明では、図２に示す通り、時刻ｔ１〜ｔ５において順にレート信号ＲＴが入力されるとする。また、図２中において、符号Ｃ１〜Ｃ４を付した数値の変化は、ダウンカウンタ１１〜１４のカウント値の変化をそれぞれ示している。

まず、時刻ｔ１においてレート信号ＲＴが入力されると、デマルチプレクサ７０からロード信号ＬＤ１が出力され、これによりダウンカウンタ１１にはタイミングデータＴＤの上位ビット（ここでの値は「５」とする）が取り込まれてクロック信号ＣＬＫに同期したダウンカウントが開始される。また、デマルチプレクサ７０からのロード信号ＬＤ１はエラー検出回路３４にも入力され、これによりエラー検出回路３４にはタイミングデータＴＤの上位ビットが入力されるとともに、ダウンカウンタ１４のカウント値Ｃ４が入力される。ここで、初期状態においては、ダウンカウンタ１４のカウント値Ｃ４が「０」であるため、エラー検出回路３４ではエッジ信号ＥＧの発生エラーは検出されない。尚、レート信号ＲＴはＦＩＦＯメモリ５０にも入力されるため、タイミングデータＴＤの下位ビットがＦＩＦＯメモリ５０に取り込まれて記憶される。

次いで、ダウンカウンタ１１がダウンカウントをしている途中の時刻ｔ２に次のレート信号ＲＴが入力されると、デマルチプレクサ７０からロード信号ＬＤ２が出力されてダウンカウンタ１２にはタイミングデータＴＤの上位ビット（ここでの値は「４」とする）が取り込まれてクロック信号ＣＬＫに同期したダウンカウントが開始される。また、デマルチプレクサ７０からのロード信号ＬＤ２はエラー検出回路３１にも入力され、エラー検出回路３４にはタイミングデータＴＤの上位ビットとダウンカウンタ１１のカウント値Ｃ１とが入力される。図２を参照すると、時刻ｔ２ではタイミングデータＴＤの上位ビットの値が「４」であり、ダウンカウンタ１１のカウント値Ｃ４は「１」であるため、エラー検出回路３１ではエッジ信号ＥＧの発生エラーは検出されない。尚、時刻ｔ２においてもタイミングデータＴＤの下位ビットがＦＩＦＯメモリ５０に取り込まれて記憶される。

いま、図２に示す通り、時刻ｔ２を経過した時刻ｔ２１においてダウンカウンタ１１のカウントが終了すると、ダウンカウンタ１１からトリガ信号Ｔｒ１が出力される。ここでは、他のダウンカウンタ１２〜１４からはトリガ信号ＴＲ２〜ＴＲ４が出力されていないため、ＯＲ回路２０からはトリガ信号Ｔｒ１がトリガ信号Ｔｒとして出力されることになる。このトリガ信号ＴｒがＦＩＦＯメモリ５０に入力されると、時刻ｔ１においてレート信号ＲＴが入力されたときにＦＩＦＯメモリ５０に記憶されたデータが読み出されて出力される。プログラマブルディレイライン６０は、ＯＲ回路２０から出力されるトリガ信号Ｔｒを、ＦＩＦＯメモリ５０から出力されるデータに応じた時間だけ遅延させてエッジ信号ＥＧとして出力する。

同様に、時刻ｔ３においてレート信号ＲＴが入力されると、デマルチプレクサ７０からのロード信号ＬＤ３がダウンカウンタ１３及びエラー検出回路３２に入力される。ロード信号ＬＤ３が入力されると、ダウンカウンタ１３はタイミングデータＴＤの上位ビット（ここでの値は「５」とする）を取り込んでクロック信号ＣＬＫに同期したダウンカウントを開始する。一方、エラー検出回路３２は、ロード信号ＬＤ３が入力された時点でのタイミングデータＴＤの上位ビットの値「５」と、ダウンカウンタ１２のカウント値「１」との大小関係を比較する。ここでは、タイミングデータＴＤの上位ビットの値「５」がダウンカウンタ１２のカウント値「１」よりも大きいため、エラー検出回路３２ではエッジ信号ＥＧの発生エラーは検出されない。

時刻ｔ３が経過して時刻ｔ３１に至ると、ダウンカウンタ１２のカウントが終了してダウンカウンタ１２からトリガ信号Ｔｒ２が出力される。これによりＯＲ回路２０からはトリガ信号Ｔｒが出力されて、時刻ｔ２においてレート信号ＲＴが入力されたときにＦＩＦＯメモリ５０に記憶されたデータが読み出されて出力される。プログラマブルディレイライン６０は、ＯＲ回路２０から出力されるトリガ信号Ｔｒを、ＦＩＦＯメモリ５０から出力されるデータに応じた時間だけ遅延させてエッジ信号ＥＧとして出力する。

次いで、時刻ｔ４においてレート信号ＲＴが入力されると、デマルチプレクサ７０からのロード信号ＬＤ４がダウンカウンタ１４及びエラー検出回路３３に入力される。ロード信号ＬＤ４が入力されると、ダウンカウンタ１４はタイミングデータＴＤの上位ビット（ここでの値は「２」とする）を取り込んでクロック信号ＣＬＫに同期したダウンカウントを開始する。一方、エラー検出回路３３は、ロード信号ＬＤ４が入力された時点でのタイミングデータＴＤの上位ビットの値と、ダウンカウンタ１３のカウント値Ｃ３との大小関係を比較する。図２に示す通り、時刻ｔ４においては、タイミングデータＴＤの上位ビットの値とダウンカウンタ１３のカウント値Ｃ３とが共に「２」であるため、エラー検出回路３３でエラーが検出され、この検出結果がＯＲ回路４０を介してエラー信号ｅ１として出力される。

ここで、時刻ｔ４において、ダウンカウンタ１４に入力されるタイミングデータＴＤの上位ビットの値とダウンカウンタ１３のカウント値Ｃ３とが等しいため、ダウンカウンタ１３，１４は同時にカウントを終了することになる。図２を参照すると、ダウンカウンタ１３，１４は共に時刻ｔ４１でカウントを終了している。すると、ダウンカウンタ１３から出力されるトリガ信号Ｔｒ３とダウンカウンタ１４から出力されるトリガ信号Ｔｒ４との論理和がＯＲ回路２０で演算されることによって、レート信号ＲＴの数に対してトリガ信号Ｔｒの数が少なくなり、エッジ信号ＥＧの発生エラーが生ずる。このように、本実施形態のエッジ信号生成装置１は、図７に示す従来のエッジ信号生成装置１００と同様に、レート信号ＲＴの数とトリガ信号Ｔｒの数とが不一致になることによって生ずるエッジ信号ＥＧの発生エラーを検出することができる。

図３は、エッジ信号生成装置１の他の動作を説明するためのタイミングチャートである。図３に示す例では、上位ビットの値が「５」，「４」，「６」，「１」，「２」と変化するタイミングデータＴＤが入力される。時刻ｔ１〜ｔ３において上位ビットの値が「５」，「４」，「６」のタイミングデータＴＤがそれぞれ入力され、時刻ｔ３１でダウンカウンタ１２からトリガ信号Ｔｒ２が出力されるまでの動作は図２を用いて説明した動作と同様である。

時刻ｔ４においてレート信号ＲＴが入力されると、デマルチプレクサ７０からのロード信号ＬＤ４がダウンカウンタ１４及びエラー検出回路３３に入力される。ロード信号ＬＤ４が入力されると、ダウンカウンタ１４はタイミングデータＴＤの上位ビット（値「１」）を取り込んでクロック信号ＣＬＫに同期したダウンカウントを開始する。一方、エラー検出回路３３は、ロード信号ＬＤ４が入力された時点でのタイミングデータＴＤの上位ビットの値と、ダウンカウンタ１３のカウント値Ｃ３との大小関係を比較する。図３に示す通り、時刻ｔ４においては、ダウンカウンタ１３のカウント値Ｃ３が「３」であり、タイミングデータＴＤの上位ビットの値「１」よりも大きいため、エラー検出回路３３でエラーが検出され、この検出結果がＯＲ回路４０を介してエラー信号ｅ１として出力される。

ここで、図３に示す通り、時刻ｔ４におけるダウンカウンタ１３のカウント値Ｃ３は「３」であり、ダウンカウンタ１４のカウント値Ｃ４は「１」であるため、ダウンカウンタ１３がカウントを終了する時刻ｔ４３よりも前の時刻ｔ４２にダウンカウンタ１４のカウントが終了する。この結果として、生成されるエッジ信号ＥＧのレート信号ＲＴに対する遅延量は、タイミングデータＴＤの値（「５」，「４」，「６」，「１」，「２」）で示される遅延量にはならず、エッジ信号ＥＧの発生エラーとなる。以上のエッジ信号ＥＧの発生エラーは、図７に示す従来のエッジ信号生成装置１００では検出することができなかったが、本実施形態ではエラー検出回路３１〜３４を設けることによって検出が可能になった。

ところで、上述したエッジ信号生成装置１においては、エラー検出回路３１，３２，３３，３４の各々でタイミングデータＴＤの上位ビットの値が、ダウンカウンタ１２，１３，１４，１１のカウント値以下である場合にエッジ信号ＥＧの発生エラーが検出される。このため、入力されるタイミングデータＴＤの上位ビットの値が「０」である場合には、常にエラーが検出されることになってエッジ信号ＥＧの発生エラーを正常に検出することはできないという不具合が生ずる。

かかる不具合を解消するために、エラー検出回路３１〜３４の各々について、対応するダウンカウンタ１１〜１４のカウント値Ｃ１〜Ｃ４の履歴を記憶する構成にし、入力されるタイミングデータＴＤの上位ビットの値が「０」の場合には、対応するダウンカウンタのカウント値の履歴に基づいて既にトリガ信号が出力されるか否かも加味してエッジ信号ＥＧの発生エラーを検出するのが望ましい。図４及び図５は、入力されるタイミングデータＴＤの上位ビットの値が「０」である場合のエラー検出回路３１〜３４の動作を説明するためのタイミングチャートである。

図４に示す例では上位ビットの値が「４」，「２」，「１」，「０」，「２」と変化するタイミングデータＴＤが入力され、図５に示す例では上位ビットの値が「４」，「２」，「３」，「０」，「２」と変化するタイミングデータＴＤが入力される。図４及び図５の何れの場合においても時刻ｔ３までは正常な動作が行われ、エラー検出回路３１〜３４でエッジ信号ＥＧの発生エラーが検出されることはない。

図４及び図５を比較すると、時刻ｔ４においてレート信号ＲＴが入力されたときに、上位ビットの値が「０」であるタイミングデータＴＤがダウンカウンタ１４及びエラー検出回路３３に入力される点、及びダウンカウンタ１３のカウント値Ｃ３が「０」になっている点において一致する。但し、図４に示す例ではダウンカウンタ１３は時刻ｔ４よりも前の時刻ｔ３１でカウントを終了しているのに対し、図５に示す例ではダウンカウンタ１３は時刻ｔ４でカウントを終了している点が相違する。

ここで、図４を参照するとトリガ信号Ｔｒ１〜Ｔｒ４は、この順番で順次出力されており、時間的に重なったり、順番の入れ替えが生じてはいない。このため、図４に示す例では、エッジ信号ＥＧの発生エラーが検出される必要はない。これに対し、図５を参照すると、トリガ信号Ｔｒ３，Ｔｒ４が時刻ｔ４において重なっており、ＯＲ回路２０での演算によってレート信号ＲＴの数とトリガ信号Ｔｒの数とが不一致になるためエッジ信号ＥＧの発生エラーを検出する必要がある。

以上の違いは、図４ではダウンカウンタ１３は時刻ｔ４よりも前の時刻ｔ３１でカウントを終了しているのに対し、図５ではダウンカウンタ１３は時刻ｔ４でカウントを終了していることに起因する。よって、エラー検出回路３３は、ダウンカウンタ１３の履歴を参照して、時刻ｔ４よりも前の時点でカウントを終了している場合（トリガ信号Ｔｒ３が既に出力されている場合）にはエッジ信号ＥＧの発生エラーを検出せず、時刻ｔ４よりも前の時点でカウントを終了していない場合（トリガ信号Ｔｒ３が出力されていない場合）にはエッジ信号ＥＧの発生エラーを検出するようにすれば良い。これにより、入力されるタイミングデータＴＤの上位ビットの値が「０」であっても、エッジ信号ＥＧの発生エラーを正常に検出することが可能になる。

〔第２実施形態〕
図６は、本発明の第２実施形態によるエッジ信号生成装置の要部構成を示すブロック図である。図６に示すエッジ信号生成装置２は、図１に示すエッジ信号生成装置１にレートカウンタ８０（カウンタ）を加えた構成である。レートカウンタ８０は、レート信号ＲＴ、外部からのカウント開始信号Ｓ１、及びＯＲ回路４０から出力されるエラー信号ｅ１を入力としており、そのカウント値Ｃ１１を出力としている。

このレートカウンタ８０は、外部からカウント開始信号Ｓ１が入力された時点からレート信号ＲＴのカウントを開始し、ＯＲ回路４０からのエラー信号ｅ１が入力された時点でカウントを停止する。以上のレートカウンタ８０を備えるエッジ信号生成装置２では、エラー信号ｅ１が出力されるとレートカウンタ８０のカウントが自動的に停止されるため、そのときにカウント値Ｃ１１を参照することで、何番目のレート信号ＲＴが入力されたときにエラーが生じたかを即座に知ることができる。

以上説明した通り、本発明の第１，第２実施形態によるエッジ信号生成装置１，２によれば、ダウンカウンタ１２，１３，１４，１１に新たに入力されるタイミングデータＴＤの上位ビットの値と、ダウンカウンタ１１，１２，１３，１４のカウント値Ｃ１，Ｃ２，Ｃ３，Ｃ４との大小関係に基づいてエッジ信号ＥＧの発生エラーの有無を検出するエラー検出回路３１〜３４を備えている。このため、ダウンカウンタ１１〜１４から出力されるトリガ信号Ｔｒ１〜Ｔｒ４の時間的な重なりのみならず、順番の入れ替えも検出することができ、エッジ信号ＥＧの発生エラーを確実に検出することができる。また、本実施形態では、エッジ信号ＥＧが生成されている途中においても、その発生エラーを検出することができるため、エッジ信号ＥＧのエラーの原因を短時間且つ容易に解析することが可能になる。

本実施形態の半導体試験装置には、以上説明したエッジ信号生成装置１，２を備えるタイミングジェネレータが設けられている。このタイミングジェネレータは、エッジ信号生成装置１，２で生成されるエッジ信号を用いて、試験信号を被試験デバイスに印加するタイミングを規定するタイミングや、被試験デバイスから出力される信号のパス／フェイルを判定するタイミングを規定するタイミング信号を生成する。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、エッジ信号生成装置が半導体試験装置に設けられている態様を例に挙げて説明したが、本発明のエッジ信号生成装置は半導体試験装置以外の装置にも設けることが可能である。

本発明の第１実施形態によるエッジ信号生成装置の要部構成を示すブロック図である。 エッジ信号生成装置１の動作を説明するためのタイミングチャートである。 エッジ信号生成装置１の他の動作を説明するためのタイミングチャートである。 入力されるタイミングデータＴＤの上位ビットの値が「０」である場合のエラー検出回路３１〜３４の動作を説明するためのタイミングチャートである。 入力されるタイミングデータＴＤの上位ビットの値が「０」である場合のエラー検出回路３１〜３４の動作を説明するためのタイミングチャートである。 本発明の第２実施形態によるエッジ信号生成装置の要部構成を示すブロック図である。 従来のエッジ信号生成装置の要部構成を示すブロック図である。 エッジ信号生成装置１００の正常時の動作を説明するためのタイミングチャートである。 エッジ信号生成装置１００のエラー発生時の動作を説明するためのタイミングチャートである。 エッジ信号生成装置１００の他のエラー発生時の動作を説明するためのタイミングチャートである。

符号の説明

１，２ エッジ信号生成装置
１１〜１４ ダウンカウンタ
３１〜３４ エラー検出回路
４０ ＯＲ回路
７０ デマルチプレクサ
８０ レートカウンタ
ＥＧ エッジ信号
ＲＴ レート信号
ＴＤ タイミングデータ

Claims (6)

1. エッジ信号の出力タイミングを規定する設定データに応じた時間だけ計数動作を行う複数の計数部と、外部から入力されるレート信号の入力状況に応じて前記複数の計数部のうちの１つを選択する選択部とを備えており、当該選択部で選択された計数部で前記設定データに応じた時間だけ計数動作を行って前記レート信号を遅延させることによりエッジ信号を生成するエッジ信号生成装置において、
   前記計数部の各々に対応して設けられ、前記選択部によって選択された計数部に入力される設定データと前記選択部によって前回選択された計数部の計数値との大小関係に基づいて前記エッジ信号の発生エラーの有無を検出する複数のエラー検出部を備えることを特徴とするエッジ信号生成装置。
2. 前記エラー検出部は、前記選択部によって選択された計数部に入力される設定データが、前記選択部によって前回選択された計数部の計数値以下である場合に、前記エッジ信号の発生エラーを検出することを特徴とする請求項１記載のエッジ信号生成装置。
3. 前記エラー検出部は、対応する計数部の計数履歴も加味して前記エッジ信号の発生エラーを検出することを特徴とする請求項２記載のエッジ信号生成装置。
4. 前記複数のエラー検出部の検出結果の論理和を演算する論理和回路を備えることを特徴とする請求項１から請求項３の何れか一項に記載のエッジ信号生成装置。
5. 外部から入力される前記レート信号の数を計数し、前記エラー検出部によって前記エッジ信号の発生エラーが検出された場合に前記レート信号の計数を停止するカウンタを備えることを特徴とする請求項１から請求項４の何れか一項に記載のエッジ信号生成装置。
6. 被試験デバイスに試験信号を印加して得られる信号と所定の期待値とを比較してパス／フェイルを判定することにより前記被試験デバイスの試験を行う半導体試験装置において、
   請求項１から請求項５の何れか一項に記載のエッジ信号生成装置で生成されるエッジ信号を用いて、前記試験信号を前記被試験デバイスに印加するタイミング及び前記パス／フェイルを判定するタイミングの少なくとも一方を規定するタイミング信号を生成するタイミングジェネレータを備えることを特徴とする半導体試験装置。

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