JP2000009809A - 誤設定検出機能を具備したｉｃ試験装置 - Google Patents
誤設定検出機能を具備したｉｃ試験装置Info
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Abstract
(57)【要約】
【課題】 試験プログラムに設定して試験パターン信号
のパルス幅及びパルス相互間の時間間隔が制限値より狭
く設定されてしまった状態を自動的に検出する誤設定検
出機能を具備したＩＣ試験装置を提供する。 【解決手段】 タイミング発生器が出力するセットパル
ス及びリセットパルスにより試験パターン信号の立上り
と立下りのタイミングを規定する機能を具備したＩＣ試
験装置において、セットパルスからリセットパルスまで
の時間差を検出し、この時間差が制限値ＷＭＴ1 又はＷ
ＭＴ2 より小さいことを検出して誤設定状態を検出す
る。
のパルス幅及びパルス相互間の時間間隔が制限値より狭
く設定されてしまった状態を自動的に検出する誤設定検
出機能を具備したＩＣ試験装置を提供する。 【解決手段】 タイミング発生器が出力するセットパル
ス及びリセットパルスにより試験パターン信号の立上り
と立下りのタイミングを規定する機能を具備したＩＣ試
験装置において、セットパルスからリセットパルスまで
の時間差を検出し、この時間差が制限値ＷＭＴ1 又はＷ
ＭＴ2 より小さいことを検出して誤設定状態を検出す
る。
Description
【０００１】
【発明の属する技術分野】この発明は例えば半導体集積
回路素子（ＩＣ）を試験するＩＣ試験装置等に用いられ
るタイミング発生器に関する。
回路素子（ＩＣ）を試験するＩＣ試験装置等に用いられ
るタイミング発生器に関する。
【０００２】
【従来の技術】図１１にＩＣ試験装置の概略構成を示
す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験
装置ＴＥＳは主制御器１１１と、パターン発生器１１
２、タイミング発生器１１３、波形フォーマッタ１１
４、論理比較器１１５、ドライバ群１１６、アナログ比
較器群１１７、不良解析メモリ１１８、論理振幅基準電
圧源１２１、比較基準電圧源１２２、ディバイス電源１
２３等により構成される。
す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験
装置ＴＥＳは主制御器１１１と、パターン発生器１１
２、タイミング発生器１１３、波形フォーマッタ１１
４、論理比較器１１５、ドライバ群１１６、アナログ比
較器群１１７、不良解析メモリ１１８、論理振幅基準電
圧源１２１、比較基準電圧源１２２、ディバイス電源１
２３等により構成される。
【０００３】主制御器１１１は一般にコンピュータシス
テムによって構成され、利用者が作製した試験プログラ
ムに従って主にパターン発生器１１２とタイミング発生
器１１３を制御し、パターン発生器１１２から試験パタ
ーンデータを発生させ、この試験パターンデータを波形
フォーマッタ１１４で実波形を持つ試験パターン信号に
変換し、この試験パターン信号を論理振幅基準電圧源１
２１で設定した振幅値を持った波形に電圧増幅するドラ
イバ群１１６を通じて被試験ＩＣ１１９に印可し記憶さ
せる。
テムによって構成され、利用者が作製した試験プログラ
ムに従って主にパターン発生器１１２とタイミング発生
器１１３を制御し、パターン発生器１１２から試験パタ
ーンデータを発生させ、この試験パターンデータを波形
フォーマッタ１１４で実波形を持つ試験パターン信号に
変換し、この試験パターン信号を論理振幅基準電圧源１
２１で設定した振幅値を持った波形に電圧増幅するドラ
イバ群１１６を通じて被試験ＩＣ１１９に印可し記憶さ
せる。
【０００４】被試験ＩＣ１１９から読み出した応答信号
はアナログ比較器群１１７で比較基準電圧源１２２から
与えられる基準電圧と比較し、所定の論理レベル（Ｈ論
理の電圧、Ｌ論理の電圧）を持っているか否かを判定
し、所定の論理レベルを持っていると判定した信号は論
理比較器１１５でパターン発生器１１２から出力される
期待値と比較し、期待値と不一致が発生した場合は、そ
の読み出したアドレスのメモリセルに不良があるものと
判定し、不良発生毎に不良解析メモリ１１８に不良アド
レスを記憶し、試験終了時点で例えば不良セルの救済が
可能か否かを判定する。
はアナログ比較器群１１７で比較基準電圧源１２２から
与えられる基準電圧と比較し、所定の論理レベル（Ｈ論
理の電圧、Ｌ論理の電圧）を持っているか否かを判定
し、所定の論理レベルを持っていると判定した信号は論
理比較器１１５でパターン発生器１１２から出力される
期待値と比較し、期待値と不一致が発生した場合は、そ
の読み出したアドレスのメモリセルに不良があるものと
判定し、不良発生毎に不良解析メモリ１１８に不良アド
レスを記憶し、試験終了時点で例えば不良セルの救済が
可能か否かを判定する。
【０００５】ここで、タイミング発生器１１３は被試験
ＩＣ１１９に与える試験パターン信号の波形の立上がり
のタイミング及び立下りのタイミングを規定するタイミ
ングと、論理比較器１１５で論理比較のタイミングを規
定するストローブパルスのタイミングを発生する。これ
らの各タイミングは利用者が作製した試験プログラムに
記載され、利用者が意図したタイミングで被試験ＩＣ１
１９を動作させ、またその動作が正常か否かを試験でき
るように構成されている。
ＩＣ１１９に与える試験パターン信号の波形の立上がり
のタイミング及び立下りのタイミングを規定するタイミ
ングと、論理比較器１１５で論理比較のタイミングを規
定するストローブパルスのタイミングを発生する。これ
らの各タイミングは利用者が作製した試験プログラムに
記載され、利用者が意図したタイミングで被試験ＩＣ１
１９を動作させ、またその動作が正常か否かを試験でき
るように構成されている。
【０００６】図１２を用いてタイミング発生器１１３と
波形フォーマッタ１１４の概要を説明する。図１２は１
チャンネルの試験パターン信号を発生させる波形フォー
マッタとタイミング発生器の概略の構成を示す。波形フ
ォーマッタ１１４はＳ−Ｒフリップフロップによって構
成することができ、そのセット端子Ｓと、リセット端子
ＲにセットパルスＰS とリセットパルスＰR とを与えて
所定のタイミングＴ１で立上り、所定のタイミングＴ２
で立下る試験パターン信号ＴＰを生成する。
波形フォーマッタ１１４の概要を説明する。図１２は１
チャンネルの試験パターン信号を発生させる波形フォー
マッタとタイミング発生器の概略の構成を示す。波形フ
ォーマッタ１１４はＳ−Ｒフリップフロップによって構
成することができ、そのセット端子Ｓと、リセット端子
ＲにセットパルスＰS とリセットパルスＰR とを与えて
所定のタイミングＴ１で立上り、所定のタイミングＴ２
で立下る試験パターン信号ＴＰを生成する。
【０００７】セットパルスＰS とリセットパルスＰR は
一対のクロック発生器１１３Ａと１１３Ｂによって発生
する。クロック発生器１１３Ａと１１３Ｂは遅延データ
メモリ１１３Ｃから読出させる遅延データＤＹS 、ＤＹ
R によってセットパルスＰSとリセットパルスＰR の発
生タイミングが規定される。遅延データメモリ１１３Ｃ
はアドレスカウンタ１１３Ｄから与えられるアドレス信
号によってアクセスされる。アドレスカウンタ１３Ｄは
試験開始から１テスト周期ＴＳRAT （図１３）毎に＋１
ずつアドレスが歩進されるアドレス信号を発生し、テス
ト期間中の各テスト周期ＴＳRAT 毎にアドレスを割当
て、各テスト周期ＴＳRAT 毎に設定した遅延データを読
み出し、その遅延データをクロック発生器１１３Ａ、１
１３Ｂに設定し、遅延データに従ってセットパルスＰS
とセットパルスＰR を発生する。
一対のクロック発生器１１３Ａと１１３Ｂによって発生
する。クロック発生器１１３Ａと１１３Ｂは遅延データ
メモリ１１３Ｃから読出させる遅延データＤＹS 、ＤＹ
R によってセットパルスＰSとリセットパルスＰR の発
生タイミングが規定される。遅延データメモリ１１３Ｃ
はアドレスカウンタ１１３Ｄから与えられるアドレス信
号によってアクセスされる。アドレスカウンタ１３Ｄは
試験開始から１テスト周期ＴＳRAT （図１３）毎に＋１
ずつアドレスが歩進されるアドレス信号を発生し、テス
ト期間中の各テスト周期ＴＳRAT 毎にアドレスを割当
て、各テスト周期ＴＳRAT 毎に設定した遅延データを読
み出し、その遅延データをクロック発生器１１３Ａ、１
１３Ｂに設定し、遅延データに従ってセットパルスＰS
とセットパルスＰR を発生する。
【０００８】図１３にその様子を示す。テスト周期ＴＳ
RAT を規定するレートクロックＲＡＴの例えば立上りの
タイミングから与えられた遅延データＤＹS1遅延したタ
イミングでセットパルスＰS を発生し、レートクロック
ＲＡＴの立上りのタイミングから遅延データＤＹR1遅延
したタイミングでリセットパルスＰR を発生し、セット
パルスＰS からリセットパルスＰR の発生タイミングの
時間差ＴPWに対応したパルス幅の試験パターン信号ＴＰ
（図１３Ｄ参照）を発生させる。
RAT を規定するレートクロックＲＡＴの例えば立上りの
タイミングから与えられた遅延データＤＹS1遅延したタ
イミングでセットパルスＰS を発生し、レートクロック
ＲＡＴの立上りのタイミングから遅延データＤＹR1遅延
したタイミングでリセットパルスＰR を発生し、セット
パルスＰS からリセットパルスＰR の発生タイミングの
時間差ＴPWに対応したパルス幅の試験パターン信号ＴＰ
（図１３Ｄ参照）を発生させる。
【０００９】このようにして試験パターン信号ＴＰは各
テスト周期ＴＳRAT 毎に立上りのタイミングから立下り
のタイミングが遅延データに従って規定され、例えばパ
ルス幅を変化させた場合に、試験パターン信号ＴＰのパ
ルス幅をどの程度まで細くすると動作不能になるか、或
いは試験パターン信号ＴＰの発生時間間隔をどの程度近
づけると動作不能になるか否かを試験する。
テスト周期ＴＳRAT 毎に立上りのタイミングから立下り
のタイミングが遅延データに従って規定され、例えばパ
ルス幅を変化させた場合に、試験パターン信号ＴＰのパ
ルス幅をどの程度まで細くすると動作不能になるか、或
いは試験パターン信号ＴＰの発生時間間隔をどの程度近
づけると動作不能になるか否かを試験する。
【００１０】図１４にセットパルスＰS を発生するクロ
ック発生器１１３Ａの内部を詳細に示す。尚リセットパ
ルスＰR を発生するクロック発生器１１３Ｂも同様の構
成であるから、ここではセット側のクロック発生器１１
３Ａの構成と、動作を説明することとする。クロック発
生器１１３Ａは大きく分けて図１５Ａに示す基準クロッ
クＲＥＦＣＬＫの一周期を単位としてその整数倍の遅延
を与える整数遅延手段１０と、基準クロックＲＥＦＣＬ
Ｋの１周期未満の遅延を与える端数遅延手段２０によっ
て構成される。
ック発生器１１３Ａの内部を詳細に示す。尚リセットパ
ルスＰR を発生するクロック発生器１１３Ｂも同様の構
成であるから、ここではセット側のクロック発生器１１
３Ａの構成と、動作を説明することとする。クロック発
生器１１３Ａは大きく分けて図１５Ａに示す基準クロッ
クＲＥＦＣＬＫの一周期を単位としてその整数倍の遅延
を与える整数遅延手段１０と、基準クロックＲＥＦＣＬ
Ｋの１周期未満の遅延を与える端数遅延手段２０によっ
て構成される。
【００１１】３０は遅延データを整数部分と端数部分に
分離処理を施す加算処理手段を示す。この加算処理手段
３０には遅延データメモリ１１３Ｃから読出される遅延
データＤＹS と固定値記憶手段３１から与えられる固定
値ＳＫＥＷとが与えられ、その加算処理を施すと共に、
その加算結果を基準クロックＲＥＦＣＬＫの１周期の時
間で除して整数値ＶＤＡＴと端数値ＭＤＡＴを得る。
分離処理を施す加算処理手段を示す。この加算処理手段
３０には遅延データメモリ１１３Ｃから読出される遅延
データＤＹS と固定値記憶手段３１から与えられる固定
値ＳＫＥＷとが与えられ、その加算処理を施すと共に、
その加算結果を基準クロックＲＥＦＣＬＫの１周期の時
間で除して整数値ＶＤＡＴと端数値ＭＤＡＴを得る。
【００１２】整数値ＶＤＡＴは整数遅延手段１０を構成
するダウンカウンタ１１に供給される。端数値ＭＤＡＴ
はタイミング調整用のラッチ回路１２と１３を通じて整
数遅延手段１０が遅延パルスを端数遅延手段２０に出力
するタイミングに同期して端数遅延手段２０に出力され
る。図１５を用いて整数遅延手段１０と端数遅延手段２
０の動作を更に詳細に説明する。遅延データメモリ１１
３Ｃとダウンカウンタ１１及びラッチ回路３２，１２，
１３，１４のそれぞれは図１５Ａに示す基準クロックＲ
ＥＦＣＬＫによって駆動される。
するダウンカウンタ１１に供給される。端数値ＭＤＡＴ
はタイミング調整用のラッチ回路１２と１３を通じて整
数遅延手段１０が遅延パルスを端数遅延手段２０に出力
するタイミングに同期して端数遅延手段２０に出力され
る。図１５を用いて整数遅延手段１０と端数遅延手段２
０の動作を更に詳細に説明する。遅延データメモリ１１
３Ｃとダウンカウンタ１１及びラッチ回路３２，１２，
１３，１４のそれぞれは図１５Ａに示す基準クロックＲ
ＥＦＣＬＫによって駆動される。
【００１３】遅延データメモリ１１３Ｃのイネーブル端
子Ｅには図１５Ｂに示す周期サイクル信号ＲＡＴを直接
供給する。従って遅延データメモリ１１３Ｃからは図１
５Ｄに示すように周期サイクル信号ＲＡＴに同期して遅
延データＤＹS1, ＤＹS2・・・・が読み出される。図１
５Ｃは遅延データメモリ１１３Ｃに与えられるアドレス
の内容を示す。図１５に示す例では遅延データＤＹS1＝
３０ＮＳ，ＤＹS2＝７．５ＮＳ、固定値ＳＫＥＷ＝１２
ＮＳとした場合を示す。
子Ｅには図１５Ｂに示す周期サイクル信号ＲＡＴを直接
供給する。従って遅延データメモリ１１３Ｃからは図１
５Ｄに示すように周期サイクル信号ＲＡＴに同期して遅
延データＤＹS1, ＤＹS2・・・・が読み出される。図１
５Ｃは遅延データメモリ１１３Ｃに与えられるアドレス
の内容を示す。図１５に示す例では遅延データＤＹS1＝
３０ＮＳ，ＤＹS2＝７．５ＮＳ、固定値ＳＫＥＷ＝１２
ＮＳとした場合を示す。
【００１４】加算処理手段３０は図示する第１テスト周
期では３０ＮＳ＋１２ＮＳ＝４２ＮＳを演算すると共に
この４２ＮＳを基準クロックＲＥＦＣＬＫの周期（図の
例では８ＮＳ）で除算処理し、整数値ＶＤＡＴ＝５と端
数値ＭＤＡＴ＝２ＮＳを算出する。第２テスト周期では
７．５ＮＳ＋１２ＮＳ＝１９．５ＮＳを演算し、整数値
ＶＤＡＴ＝２と、端数値ＭＤＡＴ＝３．５ＮＳとを算出
する。
期では３０ＮＳ＋１２ＮＳ＝４２ＮＳを演算すると共に
この４２ＮＳを基準クロックＲＥＦＣＬＫの周期（図の
例では８ＮＳ）で除算処理し、整数値ＶＤＡＴ＝５と端
数値ＭＤＡＴ＝２ＮＳを算出する。第２テスト周期では
７．５ＮＳ＋１２ＮＳ＝１９．５ＮＳを演算し、整数値
ＶＤＡＴ＝２と、端数値ＭＤＡＴ＝３．５ＮＳとを算出
する。
【００１５】ラッチ回路３２は周期サイクル信号ＲＡＴ
を読み込んでこの周期サイクル信号ＲＡＴを基準クロッ
クＲＥＦＣＬＫの１周期分遅らせたタイミング（図１５
Ｈ）でダウンカウンタ１１のロード端子ＬＤと、ラッチ
回路１２のイネーブル端子Ｅに与えて基準クロックＲＥ
ＦＣＬＫの１周期分遅延したタイミングでダウンカウン
タ１１に整数値ＶＤＡＴ＝５をロードする。またこれと
同一のタイミングでラッチ回路１２に端数値ＭＤＡＴ＝
２ＮＳをラッチする。ダウンカウンタ１１にロードされ
た整数値ＶＤＡＴとラッチ回路１２にラッチされた端数
値ＭＤＡＴは次の周期サイクル信号ＲＡＴが供給される
と次のテスト周期の整数値と端数値に変更される。
を読み込んでこの周期サイクル信号ＲＡＴを基準クロッ
クＲＥＦＣＬＫの１周期分遅らせたタイミング（図１５
Ｈ）でダウンカウンタ１１のロード端子ＬＤと、ラッチ
回路１２のイネーブル端子Ｅに与えて基準クロックＲＥ
ＦＣＬＫの１周期分遅延したタイミングでダウンカウン
タ１１に整数値ＶＤＡＴ＝５をロードする。またこれと
同一のタイミングでラッチ回路１２に端数値ＭＤＡＴ＝
２ＮＳをラッチする。ダウンカウンタ１１にロードされ
た整数値ＶＤＡＴとラッチ回路１２にラッチされた端数
値ＭＤＡＴは次の周期サイクル信号ＲＡＴが供給される
と次のテスト周期の整数値と端数値に変更される。
【００１６】ダウンカウンタ１１にストアされた整数値
ＶＤＡＴは基準クロックＲＥＦＣＬＫの例えば立上りの
タイミング毎に“１”ずつダウンカウント（図１５Ｉダ
ウンカウンタ１１の計数値）され、計数値が“１”ずつ
減算される。ダウンカウンタ１１は計数値が“０”に達
するとカウント動作が停止し、出力にＨ論理の整数遅延
信号ＭＴ（図Ｊ）を出力する。
ＶＤＡＴは基準クロックＲＥＦＣＬＫの例えば立上りの
タイミング毎に“１”ずつダウンカウント（図１５Ｉダ
ウンカウンタ１１の計数値）され、計数値が“１”ずつ
減算される。ダウンカウンタ１１は計数値が“０”に達
するとカウント動作が停止し、出力にＨ論理の整数遅延
信号ＭＴ（図Ｊ）を出力する。
【００１７】ダウンカウンタ１１がＨ論理の整数遅延信
号ＭＴを出力すると。その整数遅延信号ＭＴがラッチ回
路１３のイネーブル端子Ｅとラッチ回路１４のデータ入
力端子に与えられる。このためラッチ回路１３はラッチ
回路１２にラッチされている端数値ＭＤＡＴ＝２ＮＳを
取り込み、その端数値ＭＤＡＴを端数遅延手段２０の制
御入力端子に与え、端数遅延手段２０の遅延時間を端数
値ＭＤＡＴ＝２ＮＳに設定する。
号ＭＴを出力すると。その整数遅延信号ＭＴがラッチ回
路１３のイネーブル端子Ｅとラッチ回路１４のデータ入
力端子に与えられる。このためラッチ回路１３はラッチ
回路１２にラッチされている端数値ＭＤＡＴ＝２ＮＳを
取り込み、その端数値ＭＤＡＴを端数遅延手段２０の制
御入力端子に与え、端数遅延手段２０の遅延時間を端数
値ＭＤＡＴ＝２ＮＳに設定する。
【００１８】これと共に、ラッチ回路１４は整数遅延信
号ＭＴを取り込むとアンドゲート１５にＨ論理の遅延パ
ルスＭＴ’（図１５Ｊ）を入力する。この結果アンドゲ
ート１５は基準クロックＲＥＦＣＬＫのＬ論理の期間に
図１５Ｋに示すパルスＰ0 を出力し、このパルスＰO を
端数遅延手段２０に入力する。端子遅延手段２０は既に
２ＮＳの遅延量に設定されているから、端数遅延手段２
０はパルスＰO から更に２ＮＳ遅延したセットパルスＰ
S1を出力する。次のテスト周期では端数値が３．５ＮＳ
に設定されるから、次のテスト周期ではパルスＰO から
３．５ＮＳ遅延したセットパルスＰS2を出力する。
号ＭＴを取り込むとアンドゲート１５にＨ論理の遅延パ
ルスＭＴ’（図１５Ｊ）を入力する。この結果アンドゲ
ート１５は基準クロックＲＥＦＣＬＫのＬ論理の期間に
図１５Ｋに示すパルスＰ0 を出力し、このパルスＰO を
端数遅延手段２０に入力する。端子遅延手段２０は既に
２ＮＳの遅延量に設定されているから、端数遅延手段２
０はパルスＰO から更に２ＮＳ遅延したセットパルスＰ
S1を出力する。次のテスト周期では端数値が３．５ＮＳ
に設定されるから、次のテスト周期ではパルスＰO から
３．５ＮＳ遅延したセットパルスＰS2を出力する。
【００１９】以上説明したクロック発生器１１３Ａによ
りセットパルスＰS が生成され、また他のクロック発生
１１３ＢによりリセットパルスＰR が生成され、これら
セットパルスＰS とリセットパルスＰR とにより波形フ
ォーマッタ１１４が駆動されて試験パターン信号ＴＰを
生成する。
りセットパルスＰS が生成され、また他のクロック発生
１１３ＢによりリセットパルスＰR が生成され、これら
セットパルスＰS とリセットパルスＰR とにより波形フ
ォーマッタ１１４が駆動されて試験パターン信号ＴＰを
生成する。
【００２０】
【発明が解決しようとする課題】上述したクロック発生
器では遅延データメモリ１１３Ｃから読出されて加算処
理手段３０に入力される遅延データＤＹS1．ＤＹR1が適
正の値を持つものとして説明したが、現実には遅延デー
タメモリ１１３Ｃに記憶して遅延データは図１１に示し
た主制御器１１１に読み込んだ遅延データを転送して使
用するものであるから、元をたどると、利用者がプログ
ラムに書き込んだ遅延データである。従って誤って、設
定値を記述している場合もある。
器では遅延データメモリ１１３Ｃから読出されて加算処
理手段３０に入力される遅延データＤＹS1．ＤＹR1が適
正の値を持つものとして説明したが、現実には遅延デー
タメモリ１１３Ｃに記憶して遅延データは図１１に示し
た主制御器１１１に読み込んだ遅延データを転送して使
用するものであるから、元をたどると、利用者がプログ
ラムに書き込んだ遅延データである。従って誤って、設
定値を記述している場合もある。
【００２１】例えばセットからリセットまでの時間が短
すぎる設定状態、或いはリセットから次のテスト周期で
のセットパルスの発生タイミングまでのリセット−セッ
トの時間幅等が誤って制限値より小さく記述したような
場合等では試験装置が正常に動作しないことがあり、こ
の誤った設定状態のまま試験を実行した場合には、正常
なＩＣでも不良と判定してしまう誤動作を伴うため、不
良発生率が高くなり、その原因の解明に時間が掛かる欠
点がある。
すぎる設定状態、或いはリセットから次のテスト周期で
のセットパルスの発生タイミングまでのリセット−セッ
トの時間幅等が誤って制限値より小さく記述したような
場合等では試験装置が正常に動作しないことがあり、こ
の誤った設定状態のまま試験を実行した場合には、正常
なＩＣでも不良と判定してしまう誤動作を伴うため、不
良発生率が高くなり、その原因の解明に時間が掛かる欠
点がある。
【００２２】この発明の目的は試験プログラムでの誤っ
た設定状態を直ちに検出することができるＩＣ試験装置
を提供しようとするものである。
た設定状態を直ちに検出することができるＩＣ試験装置
を提供しようとするものである。
【００２３】
【課題を解決するための手段】この発明では所定の遅延
時間のタイミングでセットパルスとリセットパルスを生
成し、このセットパルスとリセットパルスによって試験
パターン信号を生成する構成を具備したＩＣ試験装置に
おいて、セットから及びリセットまでの設定時間が制限
値より小さいことを検出して誤設定を知らせる第１誤設
定検出手段と、前テスト周期におけるリセットから次テ
スト周期のセットまでの設定時間を検出し、この設定時
間が制限値より小さいことを検出して誤設定を知らせる
第２誤設定検出手段とを設けた構成としたものである。
時間のタイミングでセットパルスとリセットパルスを生
成し、このセットパルスとリセットパルスによって試験
パターン信号を生成する構成を具備したＩＣ試験装置に
おいて、セットから及びリセットまでの設定時間が制限
値より小さいことを検出して誤設定を知らせる第１誤設
定検出手段と、前テスト周期におけるリセットから次テ
スト周期のセットまでの設定時間を検出し、この設定時
間が制限値より小さいことを検出して誤設定を知らせる
第２誤設定検出手段とを設けた構成としたものである。
【００２４】この発明の構成によればテストプログラム
に誤った設定をすると、このテストプログラムを一度実
行すればこの誤設定を直ちに検出することができる。従
って短時間に不良発生率が高い原因等を解明することが
できるため、試験の効率を高めることができる利点が得
られる。
に誤った設定をすると、このテストプログラムを一度実
行すればこの誤設定を直ちに検出することができる。従
って短時間に不良発生率が高い原因等を解明することが
できるため、試験の効率を高めることができる利点が得
られる。
【００２５】
【発明の実施の形態】図１にこの発明に用いるクロック
発生器１１３Ａの構成を示す。この発明に用いるクロッ
ク発生器１１３Ａ（１１３Ｂも同じ）は、このクロック
発生器１１３Ａの外側に整数遅延手段１０が整数遅延信
号ＭＴを出力したことを取り出すラッチ回路１６と、そ
のテスト周期に発生した端数値ＭＤＡＴS （ＭＤＡ
ＴR ）を取り出すラッチ回路１７を設けた構成を特徴と
するものである。
発生器１１３Ａの構成を示す。この発明に用いるクロッ
ク発生器１１３Ａ（１１３Ｂも同じ）は、このクロック
発生器１１３Ａの外側に整数遅延手段１０が整数遅延信
号ＭＴを出力したことを取り出すラッチ回路１６と、そ
のテスト周期に発生した端数値ＭＤＡＴS （ＭＤＡ
ＴR ）を取り出すラッチ回路１７を設けた構成を特徴と
するものである。
【００２６】その他の構成は図１４に示した構成と全く
同一であるから、ここではラッチ回路１６と１７の動作
だけを説明する。ラッチ回路１６は図２・Ｏに示す整数
遅延信号ＭＴをラッチし出力する。またラッチ回路１７
は図２Ｐに示す端数値ＭＤＡＴS 又はＭＤＡＴR をラッ
チし出力する。図３はこの発明で提案する第１誤設定検
出手段の構成を示す。図３に示す２００はこの第１誤設
定検出手段の全体を指す。第１誤設定検出手段２００は
基準クロックＲＥＦＣＬＫの同一サイクル内でセットパ
ルスＰS とリセットパルスＰRが発生し、そのセットと
リセット間の時間差が所定値より小さいことを検出する
同一サイクル内のパルス幅を計測し、これが制限値以上
か以下かを判定する同一サイクル判定手段と、セットと
リセットのタイミングが基準クロックＲＥＦＣＬＫの異
サイクル（隣接するサイクル）に存在する場合のパルス
幅を計測し、このパルス幅が制限値に以上か以下かを判
定する異サイクル判定手段２２０とを具備して構成され
る。
同一であるから、ここではラッチ回路１６と１７の動作
だけを説明する。ラッチ回路１６は図２・Ｏに示す整数
遅延信号ＭＴをラッチし出力する。またラッチ回路１７
は図２Ｐに示す端数値ＭＤＡＴS 又はＭＤＡＴR をラッ
チし出力する。図３はこの発明で提案する第１誤設定検
出手段の構成を示す。図３に示す２００はこの第１誤設
定検出手段の全体を指す。第１誤設定検出手段２００は
基準クロックＲＥＦＣＬＫの同一サイクル内でセットパ
ルスＰS とリセットパルスＰRが発生し、そのセットと
リセット間の時間差が所定値より小さいことを検出する
同一サイクル内のパルス幅を計測し、これが制限値以上
か以下かを判定する同一サイクル判定手段と、セットと
リセットのタイミングが基準クロックＲＥＦＣＬＫの異
サイクル（隣接するサイクル）に存在する場合のパルス
幅を計測し、このパルス幅が制限値に以上か以下かを判
定する異サイクル判定手段２２０とを具備して構成され
る。
【００２７】ラッチ回路群ＤＦ１とＤＦ２は縦続接続さ
れ、全てのラッチ回路は基準クロックＲＥＦＣＬＫによ
って駆動される。従って１段目のラッチ回路群ＤＦ１の
入力側と出力側及び２段目のラッチ回路群ＤＦ２の入力
側と出力側とではそれぞれ基準クロックＲＥＦＣＬＫの
１周期分ずつ遅延したデータが保存される。つまり、１
段目のラッチ回路群ＤＦ１の入力側にはセット側の整数
遅延パルスＭＴS と、セット側の端数値ＭＤＡＴS と、
リセット側の整数遅延パルスＭＴRと、リセット側の端
数値ＭＤＡＴR とが与えられる。これらの各データは図
１に示したクロック発生器１１３Ａに設けたラッチ回路
１６，１７と、特に図示しないリセット側のクロック発
生器１１３Ｂに設けられるラッチ回路１６，１７とから
出力される。
れ、全てのラッチ回路は基準クロックＲＥＦＣＬＫによ
って駆動される。従って１段目のラッチ回路群ＤＦ１の
入力側と出力側及び２段目のラッチ回路群ＤＦ２の入力
側と出力側とではそれぞれ基準クロックＲＥＦＣＬＫの
１周期分ずつ遅延したデータが保存される。つまり、１
段目のラッチ回路群ＤＦ１の入力側にはセット側の整数
遅延パルスＭＴS と、セット側の端数値ＭＤＡＴS と、
リセット側の整数遅延パルスＭＴRと、リセット側の端
数値ＭＤＡＴR とが与えられる。これらの各データは図
１に示したクロック発生器１１３Ａに設けたラッチ回路
１６，１７と、特に図示しないリセット側のクロック発
生器１１３Ｂに設けられるラッチ回路１６，１７とから
出力される。
【００２８】図４にこれらの各データＭＴS,ＭＤＡＴS,
ＭＴR,ＭＤＡＴR と、ＭＴS1, ＭＤＡＴS,ＭＴR1, ＭＤ
ＡＴRIとＭＴS2, ＭＤＡＴS2, ＭＴR2, ＭＤＡＴR2の各
タイミングを示す。同一サイクル判定手段２１０は図４
ＤとＥに示すＣＡＳＥ１で示す状態を検出する。つま
り、ナンドゲートＮＡＮＤ１は整数遅延信号ＭＴS1とＭ
ＴR1が同一タイミングに発生したことを検出し、基準ク
ロックＲＥＦＣＬＫの同一周期内で図５に示すようにセ
ットパルスＰS とリセットパルスＰR とが発生したこと
を検出する。
ＭＴR,ＭＤＡＴR と、ＭＴS1, ＭＤＡＴS,ＭＴR1, ＭＤ
ＡＴRIとＭＴS2, ＭＤＡＴS2, ＭＴR2, ＭＤＡＴR2の各
タイミングを示す。同一サイクル判定手段２１０は図４
ＤとＥに示すＣＡＳＥ１で示す状態を検出する。つま
り、ナンドゲートＮＡＮＤ１は整数遅延信号ＭＴS1とＭ
ＴR1が同一タイミングに発生したことを検出し、基準ク
ロックＲＥＦＣＬＫの同一周期内で図５に示すようにセ
ットパルスＰS とリセットパルスＰR とが発生したこと
を検出する。
【００２９】この検出と同時に減算器ＳＵＢ１はセット
側の端数値ＭＤＡＴS1とリセット側の端数値ＭＤＡＴR1
を取り込んでその差ＭＤＡＴR1−ＭＤＡＴS1を演算し、
試験パターン信号ＴＰのパルス幅ＴPW（図５参照）を算
出し、その演算結果ＴPWを比較器ＭＣ１の入力端子Ａに
入力する。比較器ＭＣ１の他方の入力端子Ｂには制限値
記憶器ＬＭＴからパルス幅の制限値ＷＭＴを入力し、何
れが大きいかを判定する。
側の端数値ＭＤＡＴS1とリセット側の端数値ＭＤＡＴR1
を取り込んでその差ＭＤＡＴR1−ＭＤＡＴS1を演算し、
試験パターン信号ＴＰのパルス幅ＴPW（図５参照）を算
出し、その演算結果ＴPWを比較器ＭＣ１の入力端子Ａに
入力する。比較器ＭＣ１の他方の入力端子Ｂには制限値
記憶器ＬＭＴからパルス幅の制限値ＷＭＴを入力し、何
れが大きいかを判定する。
【００３０】入力端子Ａに入力したパルス幅ＴPWが制限
値ＷＭＴ1 より小さいと比較器ＭＣ１はＨ論理を出力
し、誤設定の検出信号を出力する。このＨ論理信号はラ
ッチ回路ＤＦ４とＳＲフリップフロップＳＲ１，アンド
ゲートＡＮＤ１を通じて出力される。尚、アンドゲート
ＡＮＤ１には他方の入力端子に読出命令が与えられ、読
出命令に同期してＨ論理の誤設定検出信号を出力する構
成としている。またＳＲフリップフロップＳＲＩはテス
トスタート時或いはデータバスのリセット時等にリセッ
トされる。
値ＷＭＴ1 より小さいと比較器ＭＣ１はＨ論理を出力
し、誤設定の検出信号を出力する。このＨ論理信号はラ
ッチ回路ＤＦ４とＳＲフリップフロップＳＲ１，アンド
ゲートＡＮＤ１を通じて出力される。尚、アンドゲート
ＡＮＤ１には他方の入力端子に読出命令が与えられ、読
出命令に同期してＨ論理の誤設定検出信号を出力する構
成としている。またＳＲフリップフロップＳＲＩはテス
トスタート時或いはデータバスのリセット時等にリセッ
トされる。
【００３１】つまり、比較器ＭＣ１においてＴPW＞ＷＭ
Ｔ1 であればＬ論理が出力され誤設定がなかったことを
出力する。ＴPW＜ＷＮＴ1 であれば設定したパルス幅Ｔ
PWが制限値ＷＭＴ1 より狭いことを意味し、この場合に
は比較器ＭＣ１はＨ論理を出力する。このＨ論理のエラ
ー検出信号はラッチ回路ＤＦ４とＳＲフリップフロップ
ＳＲ１とアンドゲートＡＮＤ１を通じて出力端子ＥＲＲ
に出力される。
Ｔ1 であればＬ論理が出力され誤設定がなかったことを
出力する。ＴPW＜ＷＮＴ1 であれば設定したパルス幅Ｔ
PWが制限値ＷＭＴ1 より狭いことを意味し、この場合に
は比較器ＭＣ１はＨ論理を出力する。このＨ論理のエラ
ー検出信号はラッチ回路ＤＦ４とＳＲフリップフロップ
ＳＲ１とアンドゲートＡＮＤ１を通じて出力端子ＥＲＲ
に出力される。
【００３２】一方異サイクル判定手段２２０もナンドゲ
ートＮＡＮＤ２と減算器ＳＵＢ２と比較器ＭＣ２とラッ
チ回路ＤＦ５とによって構成される。ナンドゲートＮＡ
ＮＤ２は図６に示すように基準クロックＲＥＦＣＬＫの
１周期前にセットパルスＰSが発生し、次の周期でリセ
ットパルスＰR が発生したことを検出する。このために
はラッチ回路群ＤＦ２の出力側に整数遅延信号ＭＴS2が
存在することと、ラッチ回路群ＤＦ１の出力側に整数遅
延信号ＭＴR1が存在すること（図４ＥとＦに示すＣＡＳ
Ｅ２）をナントゲートＮＡＮＤ２によって検出し、その
状態の各端数値ＭＤＡＴS2とＭＤＡＴR1を減算器ＳＵＢ
２で減算し、セットからリセットまでのパルス幅ＴPWを
算出する。このパルス幅ＴPWの算出は図６から解るよう
に基準クロックＲＥＦＣＬＫの１周期を８ＮＳ、ＭＤＡ
ＴS2＝３ＮＳ，ＭＤＡＴR1＝４ＮＳとした場合、８＋４
−３＝９ＮＳで算出される。
ートＮＡＮＤ２と減算器ＳＵＢ２と比較器ＭＣ２とラッ
チ回路ＤＦ５とによって構成される。ナンドゲートＮＡ
ＮＤ２は図６に示すように基準クロックＲＥＦＣＬＫの
１周期前にセットパルスＰSが発生し、次の周期でリセ
ットパルスＰR が発生したことを検出する。このために
はラッチ回路群ＤＦ２の出力側に整数遅延信号ＭＴS2が
存在することと、ラッチ回路群ＤＦ１の出力側に整数遅
延信号ＭＴR1が存在すること（図４ＥとＦに示すＣＡＳ
Ｅ２）をナントゲートＮＡＮＤ２によって検出し、その
状態の各端数値ＭＤＡＴS2とＭＤＡＴR1を減算器ＳＵＢ
２で減算し、セットからリセットまでのパルス幅ＴPWを
算出する。このパルス幅ＴPWの算出は図６から解るよう
に基準クロックＲＥＦＣＬＫの１周期を８ＮＳ、ＭＤＡ
ＴS2＝３ＮＳ，ＭＤＡＴR1＝４ＮＳとした場合、８＋４
−３＝９ＮＳで算出される。
【００３３】つまり、図３に示す減算器ＳＵＢ２の入力
端子Ｂに端数値ＭＤＡＴR1＝４ＮＳと基準クロックＲＥ
ＦＣＬＫの１周期分の数値ＴREF ＝８ＮＳを加えた数値
を入力し、この減算器ＳＵＢ２で１２−３＝９ＮＳを演
算し、出力波形のパルス幅Ｔ PW＝９ＮＳを求める。比較
器ＭＣ２ではパルス幅ＴPWを入力端子Ａに入力し、入力
端子Ｂに制限値ＷＭＴ1 を入力しＴPW＜ＷＭＴ1 であれ
ばＬ論理を出力し、誤設定なしを出力するが、ＴPW＞Ｗ
ＭＴ1 であれば誤設定であることを表すＨ論理を出力す
る。
端子Ｂに端数値ＭＤＡＴR1＝４ＮＳと基準クロックＲＥ
ＦＣＬＫの１周期分の数値ＴREF ＝８ＮＳを加えた数値
を入力し、この減算器ＳＵＢ２で１２−３＝９ＮＳを演
算し、出力波形のパルス幅Ｔ PW＝９ＮＳを求める。比較
器ＭＣ２ではパルス幅ＴPWを入力端子Ａに入力し、入力
端子Ｂに制限値ＷＭＴ1 を入力しＴPW＜ＷＭＴ1 であれ
ばＬ論理を出力し、誤設定なしを出力するが、ＴPW＞Ｗ
ＭＴ1 であれば誤設定であることを表すＨ論理を出力す
る。
【００３４】図７は前テスト周期で出力した試験パター
ンＴＰの立下り（リセットのタイミング）から次に出力
する試験パターンＴＰの立上り（セットのタイミング）
が制限値ＷＭＴ2 より小さいことを検出する第２誤設定
検出手段の構成を示す。図７に示す３００はこの第２誤
設定検出手段の構成を示す。第２誤差設定検出回路３０
０でも同一サイクイル内でリセットパルスＰR とセット
パルスＰS とが発生したことを検出する同一サイクル判
定手段３１０と、異サイクル判定手段３２０とを具備し
て構成される。
ンＴＰの立下り（リセットのタイミング）から次に出力
する試験パターンＴＰの立上り（セットのタイミング）
が制限値ＷＭＴ2 より小さいことを検出する第２誤設定
検出手段の構成を示す。図７に示す３００はこの第２誤
設定検出手段の構成を示す。第２誤差設定検出回路３０
０でも同一サイクイル内でリセットパルスＰR とセット
パルスＰS とが発生したことを検出する同一サイクル判
定手段３１０と、異サイクル判定手段３２０とを具備し
て構成される。
【００３５】同一サイクル判定手段３１０はナンドゲー
トＮＡＮＤ３と、減算器ＳＵＢ３と、比較器ＭＣ３と、
ラッチ回路ＤＦ６とによって構成される。ナンドゲート
ＮＡＮＤ３はラッチ回路群ＤＦ１の出力側の整数遅延信
号ＭＴS1とＭＴR1が同一タイミングで存在することを検
出し、その検出サイクル時に出力される整数値ＭＤＡＴ
R1とＭＤＡＴS1との差を減算器ＳＵＢ３で演算し、図８
に示すリセット−セット間の時間ＴRSを求める。
トＮＡＮＤ３と、減算器ＳＵＢ３と、比較器ＭＣ３と、
ラッチ回路ＤＦ６とによって構成される。ナンドゲート
ＮＡＮＤ３はラッチ回路群ＤＦ１の出力側の整数遅延信
号ＭＴS1とＭＴR1が同一タイミングで存在することを検
出し、その検出サイクル時に出力される整数値ＭＤＡＴ
R1とＭＤＡＴS1との差を減算器ＳＵＢ３で演算し、図８
に示すリセット−セット間の時間ＴRSを求める。
【００３６】つまり、図８Ｄに示すように前に出力した
試験パターン信号ＴＰの立下りのタイミングから、次に
出力する試験パタ−ン信号ＴＰの立上りまでの時間ＴRS
を算出し、この時間ＴRSが制限値ＷＭＴ2 より大きいか
小さいかを比較器ＭＣ３で比較する。比較器ＭＣ３でＴ
RS＜ＷＭＴ2 と判定した場合には比較器ＭＣ３は誤設定
有りを表すＨ論理を出力する。
試験パターン信号ＴＰの立下りのタイミングから、次に
出力する試験パタ−ン信号ＴＰの立上りまでの時間ＴRS
を算出し、この時間ＴRSが制限値ＷＭＴ2 より大きいか
小さいかを比較器ＭＣ３で比較する。比較器ＭＣ３でＴ
RS＜ＷＭＴ2 と判定した場合には比較器ＭＣ３は誤設定
有りを表すＨ論理を出力する。
【００３７】このＨ論理の誤設定検出信号はラッチ回路
ＤＦ６とＳＲフリップフロップＳＲ４とアンドゲートＡ
ＮＤ４を通じて出力端子ＥＲＲに出力される。この同一
サイクル判定手段３１０の動作の様子を図４にＣＡＳＥ
３として示す。ＣＡＳＥ３に示す例ではＭＴS1とＭＴR1
が同一タイミングで存在する場合において端数ＭＤＡＴ
S1＝６ＮＳ，ＭＤＡＴR1＝１ＮＳであるから図８に示す
ようにセットパルスＰ S が基準クロックＲＥＦＣＬＫの
１周期の始まりから６ＮＳで出力され、その前に出力さ
れて出力波形の立下りのタイミングが１ＮＳである場合
には前のパルスの立下りから次のパルスの立下りまでの
時間ＴRSは６−１＝５ＮＳとなる。
ＤＦ６とＳＲフリップフロップＳＲ４とアンドゲートＡ
ＮＤ４を通じて出力端子ＥＲＲに出力される。この同一
サイクル判定手段３１０の動作の様子を図４にＣＡＳＥ
３として示す。ＣＡＳＥ３に示す例ではＭＴS1とＭＴR1
が同一タイミングで存在する場合において端数ＭＤＡＴ
S1＝６ＮＳ，ＭＤＡＴR1＝１ＮＳであるから図８に示す
ようにセットパルスＰ S が基準クロックＲＥＦＣＬＫの
１周期の始まりから６ＮＳで出力され、その前に出力さ
れて出力波形の立下りのタイミングが１ＮＳである場合
には前のパルスの立下りから次のパルスの立下りまでの
時間ＴRSは６−１＝５ＮＳとなる。
【００３８】このＴRS＝５ＮＳと制限値記憶手段ＬＭＴ
から出力される制限値ＷＭＴ2 とを比較器ＳＵＢ３に入
力し、ＴRS＜ＷＭＴ2 であれば誤設定値が小さ過ぎ、誤
設定したとして出力端子ＥＲＲにＨ論理の検出信号を出
力させる。異サイクル判定手段３２０も、ナンドゲート
ＮＡＮＤ４と減算器ＳＵＢ４と比較器ＭＣ４と、ラッチ
回路Ｆ７とによって構成することができる。ナンドゲー
トＮＡＮＤ４は整数遅延信号ＭＴR2とＭＴS1が同時刻に
存在することを検出する。つまり整数遅延信号ＭＴR2は
図９に示すように基準クロックＲＥＦＣＬＫの１周期前
にリセットパルスＰR が出力されたときＨ論理となり、
次の周期でセットパルスＰS が発生すると整数遅延信号
ＭＴS1がＨ論理となる。この条件が一致すると、ナンド
ゲートＮＡＮＤ４はＬ論理を出力し、比較器ＭＣ４を動
作モードに制御する。この様子を図４にＣＡＳＥ４とし
て示す。この例では端数値ＭＤＡＴS1が４ＮＳ、ＭＤＡ
ＴR2が４ＮＳであった場合を示す。従って図９に示すよ
うに前の試験パターン信号ＴＰの立下りから次の試験パ
ターン信号ＴＰの立上りまでの時間ＴRSは８＋４−４＝
８ＮＳとなる。
から出力される制限値ＷＭＴ2 とを比較器ＳＵＢ３に入
力し、ＴRS＜ＷＭＴ2 であれば誤設定値が小さ過ぎ、誤
設定したとして出力端子ＥＲＲにＨ論理の検出信号を出
力させる。異サイクル判定手段３２０も、ナンドゲート
ＮＡＮＤ４と減算器ＳＵＢ４と比較器ＭＣ４と、ラッチ
回路Ｆ７とによって構成することができる。ナンドゲー
トＮＡＮＤ４は整数遅延信号ＭＴR2とＭＴS1が同時刻に
存在することを検出する。つまり整数遅延信号ＭＴR2は
図９に示すように基準クロックＲＥＦＣＬＫの１周期前
にリセットパルスＰR が出力されたときＨ論理となり、
次の周期でセットパルスＰS が発生すると整数遅延信号
ＭＴS1がＨ論理となる。この条件が一致すると、ナンド
ゲートＮＡＮＤ４はＬ論理を出力し、比較器ＭＣ４を動
作モードに制御する。この様子を図４にＣＡＳＥ４とし
て示す。この例では端数値ＭＤＡＴS1が４ＮＳ、ＭＤＡ
ＴR2が４ＮＳであった場合を示す。従って図９に示すよ
うに前の試験パターン信号ＴＰの立下りから次の試験パ
ターン信号ＴＰの立上りまでの時間ＴRSは８＋４−４＝
８ＮＳとなる。
【００３９】つまり、減算器ＳＵＢ４では端数値ＭＤＡ
ＴS1に基準クロックＲＥＦＣＬＫの１周期（８ＮＳ）を
加えて、その値（１２ＮＳ）から端数値ＭＴR1＝４ＮＳ
を減算してＴRS＝８ＮＳを算出する。比較器ＭＣ４は時
間ＴRS＝８ＮＳと制限値ＷＭＴ2 とを比較し、ＴRS＜Ｗ
ＭＴ 2 であればＨ論理を出力し、誤設定であることを出
力する。ＴRS＞ＷＭＴ2 であればＬ論理を出力し、正常
であることを出力する。
ＴS1に基準クロックＲＥＦＣＬＫの１周期（８ＮＳ）を
加えて、その値（１２ＮＳ）から端数値ＭＴR1＝４ＮＳ
を減算してＴRS＝８ＮＳを算出する。比較器ＭＣ４は時
間ＴRS＝８ＮＳと制限値ＷＭＴ2 とを比較し、ＴRS＜Ｗ
ＭＴ 2 であればＨ論理を出力し、誤設定であることを出
力する。ＴRS＞ＷＭＴ2 であればＬ論理を出力し、正常
であることを出力する。
【００４０】図３及び図７に示した実施例では説明を簡
素にするために第１誤設定検出手段２００と第２誤設定
検出手段３００を分離して示したが、実際には図１０に
示すように第１誤設定検出手段２００と第２誤設定検出
手段３００の双方を備えた構成にすることは容易に理解
できよう。
素にするために第１誤設定検出手段２００と第２誤設定
検出手段３００を分離して示したが、実際には図１０に
示すように第１誤設定検出手段２００と第２誤設定検出
手段３００の双方を備えた構成にすることは容易に理解
できよう。
【００４１】
【発明の効果】以上説明したように、この発明によれば
試験パターン信号の立上りと立下りのタイミングを規定
する誤定値を誤って規定値より短い時間に設定した場合
には、第１誤設定検出手段２００と第２誤設定検出手段
３００によってその誤設定を検出することができる。
試験パターン信号の立上りと立下りのタイミングを規定
する誤定値を誤って規定値より短い時間に設定した場合
には、第１誤設定検出手段２００と第２誤設定検出手段
３００によってその誤設定を検出することができる。
【００４２】よって一度だけ試験プログラムを実行すれ
ば誤設定状態を検出することができる。従って短時間に
誤設定の状態を検出することができるから、例えば不良
の発生率が異常に高い状態の解明を短時間に済ませるこ
とができ、試験の効率を向上させることができる利点が
得られ、その効果は実用に供して頗る大である。
ば誤設定状態を検出することができる。従って短時間に
誤設定の状態を検出することができるから、例えば不良
の発生率が異常に高い状態の解明を短時間に済ませるこ
とができ、試験の効率を向上させることができる利点が
得られ、その効果は実用に供して頗る大である。
【図１】この発明に用いるクロック発生器の実施例を示
すブロック図。
すブロック図。
【図２】図１に示したクロック発生器の動作を説明する
ためのタイミングチャート。
ためのタイミングチャート。
【図３】この発明の要部となる第１誤設定検出手段の一
実施例を説明するためのブロック図。
実施例を説明するためのブロック図。
【図４】図３の動作を説明するためのタイミングチャー
ト。
ト。
【図５】図４と同様に図３の動作を説明するためのタイ
ミングチャート。
ミングチャート。
【図６】図５と同様のタイミングチャート。
【図７】この発明の要部となる第２誤設定検出手段の一
実施例を説明するためのブロック図。
実施例を説明するためのブロック図。
【図８】図７の動作を説明するためのタイミングチャー
ト。
ト。
【図９】図８と同様のタイミングチャート。
【図１０】この発明の第１誤設定検出手段と第２誤設定
検出手段とを組合わせた実施例を示すブロック図。
検出手段とを組合わせた実施例を示すブロック図。
【図１１】ＩＣ試験装置の概要を説明するためのブロッ
ク図。
ク図。
【図１２】図１１に示したタイミング発生器と波形フォ
ーマッタを説明するためのブロック図。
ーマッタを説明するためのブロック図。
【図１３】図１２に示したタイミング発生器と波形フォ
ーマッタの動作を説明するためのタイミングチャート。
ーマッタの動作を説明するためのタイミングチャート。
【図１４】図１２に示したタイミング発生器に用いたク
ロック発生器の詳細を説明するためのブロック図。
ロック発生器の詳細を説明するためのブロック図。
【図１５】図１４の動作を説明するためのタイミングチ
ャート。
ャート。
２００ 第１誤設定検出手段 ２１０ 同一サイクル判定手段 ２２０ 異サイクル判定手段 ３００ 第２誤設定検出手段 ３１０ 同一サイクル判定手段 ３２０ 異サイクル判定手段
Claims (1)
- 【請求項１】 Ａ．所定の遅延時間のタイミングでセッ
トパルスとリセットパルスを生成し、このセットパルス
とリセットパルスによって試験パターン信号を生成する
構成を具備したＩＣ試験装置において、 Ｂ．セットタイミングからリセットタイミングまでの設
定時間が制限値より小さいことを検出して誤設定を知ら
せる第１誤設定検出手段と、 Ｃ．前テスト周期におけるリセットタイミングから次テ
スト周期のセットタイミングまでの設定時間を検出し、
この設定時間が制限値より小さいことを検出して誤設定
を知らせる第２誤差検出手段と、 を付加した構成としたことを特徴とする誤設定検出機能
を具備したＩＣ試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10180086A JP2000009809A (ja) | 1998-06-26 | 1998-06-26 | 誤設定検出機能を具備したｉｃ試験装置 |
| KR1019990024429A KR20000006499A (ko) | 1998-06-26 | 1999-06-26 | 타이밍신호발생장치및방법 |
| DE19929650A DE19929650C2 (de) | 1998-06-26 | 1999-06-28 | Vorrichtung und Verfahren zum Erzeugen von Zeitsteuersignalen |
| US09/340,942 US6226230B1 (en) | 1998-06-26 | 1999-06-28 | Timing signal generating apparatus and method |
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