JP3528123B2 - データ評価回路 - Google Patents
データ評価回路Info
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- JP3528123B2 JP3528123B2 JP10258099A JP10258099A JP3528123B2 JP 3528123 B2 JP3528123 B2 JP 3528123B2 JP 10258099 A JP10258099 A JP 10258099A JP 10258099 A JP10258099 A JP 10258099A JP 3528123 B2 JP3528123 B2 JP 3528123B2
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Description
【０００１】
【発明の属する技術分野】本発明はデータ評価回路に関
し、特にデータ伝送装置あるいはデータ処理装置におけ
る、データ伝送誤りあるいはデータ処理誤りのデータ評
価回路に関する。
し、特にデータ伝送装置あるいはデータ処理装置におけ
る、データ伝送誤りあるいはデータ処理誤りのデータ評
価回路に関する。
【０００２】
【従来の技術】従来、ある被測定データ信号について、
データ評価を行う場合、期待される（基準）データを、
あらかじめ評価回路側のメモリーテーブルに記憶してお
く。評価回路に被測定データが入力されると、まず入力
データとの同期をとる。その後、メモリ−のアドレスカ
ウンタをスタートさせ、基準データをメモリーテーブル
より出力させ、入力データとの比較を行う。このとき、
比較する基準（期待）データと被測定データとは、１対
１である。
データ評価を行う場合、期待される（基準）データを、
あらかじめ評価回路側のメモリーテーブルに記憶してお
く。評価回路に被測定データが入力されると、まず入力
データとの同期をとる。その後、メモリ−のアドレスカ
ウンタをスタートさせ、基準データをメモリーテーブル
より出力させ、入力データとの比較を行う。このとき、
比較する基準（期待）データと被測定データとは、１対
１である。
【０００３】すなわち、被評価入力データと、メモリー
テーブル上の基準データとを比較するとき、１個の基準
（期待）データのみとの間にて比較される。そのため、
被評価データがデータ抜けを起こした際に、メモリーテ
ーブルからの基準（期待）データと、被評価入力データ
との間の比較タイミングにずれが生じ、それ以降のデー
タは、すべて誤りと評価してしまい、データが抜けたの
か、誤っているのかの判別がつかなくなる。
テーブル上の基準データとを比較するとき、１個の基準
（期待）データのみとの間にて比較される。そのため、
被評価データがデータ抜けを起こした際に、メモリーテ
ーブルからの基準（期待）データと、被評価入力データ
との間の比較タイミングにずれが生じ、それ以降のデー
タは、すべて誤りと評価してしまい、データが抜けたの
か、誤っているのかの判別がつかなくなる。
【０００４】この問題を解決する方法として、特開平５
−１８９３２９号公報には、シリアルデータのビットエ
ラーを検出する回路において、ビットずれにより誤った
エラーを検出することを防ぐ目的の提案が行われてい
る。すなわち、被測定データを保持する第一のシフトレ
ジスタの第１ビットと、期待（基準）値を保持する第二
のシフトレジスタの第１ビットとを、エクスクルーシブ
オア回路にて比較する。
−１８９３２９号公報には、シリアルデータのビットエ
ラーを検出する回路において、ビットずれにより誤った
エラーを検出することを防ぐ目的の提案が行われてい
る。すなわち、被測定データを保持する第一のシフトレ
ジスタの第１ビットと、期待（基準）値を保持する第二
のシフトレジスタの第１ビットとを、エクスクルーシブ
オア回路にて比較する。
【０００５】不一致の場合には、第一のシフトレジスタ
の第２ビットから、第ｎ−１ビットの内容と、第二のシ
フトレジスタの第３ビットから、第ｎビットの内容とを
第一のコンパレータにて比較して、一致するならビット
欠落によるずれとして、第二のシフトレジスタを１つ余
分にシフトさせる。
の第２ビットから、第ｎ−１ビットの内容と、第二のシ
フトレジスタの第３ビットから、第ｎビットの内容とを
第一のコンパレータにて比較して、一致するならビット
欠落によるずれとして、第二のシフトレジスタを１つ余
分にシフトさせる。
【０００６】また、第一のシフトレジスタの第３ビット
から、第ｎビットの内容と、第二のシフトレジスタの第
２ビットから、第ｎ−１ビットの内容とを第二のコンパ
レータにて比較して、一致するなら余ビットの発生とし
て、第二のシフトレジスタのシフトを１回停止させる。
これにより、ビットずれの場合も正しくビットエラーを
検出できるとしている。
から、第ｎビットの内容と、第二のシフトレジスタの第
２ビットから、第ｎ−１ビットの内容とを第二のコンパ
レータにて比較して、一致するなら余ビットの発生とし
て、第二のシフトレジスタのシフトを１回停止させる。
これにより、ビットずれの場合も正しくビットエラーを
検出できるとしている。
【０００７】
【発明が解決しようとする課題】特開平５−１８９３２
９号公報記載の提案の場合、被測定データのビットずれ
数は、１ビットまでのみ許容し、それ以上は許容してい
ない問題がある。すなわち、シフトしたデータを前後１
ビットについて評価しているからである。
９号公報記載の提案の場合、被測定データのビットずれ
数は、１ビットまでのみ許容し、それ以上は許容してい
ない問題がある。すなわち、シフトしたデータを前後１
ビットについて評価しているからである。
【０００８】本発明の目的は、ビットずれを幅広く評価
できるデータ評価回路を提供することである。
できるデータ評価回路を提供することである。
【０００９】
【課題を解決するための手段】本発明によれば、被測定
データのデータ異常を期待値データと比較することによ
り判定評価するデータ評価回路であって、前記被測定デ
ータをｎビット遅延させる遅延手段と、予め前記期待値
データを格納したメモリー手段と、被測定データと同期
しつつ前記メモリー手段から前記期待値データを読出し
て２ｎビットにパラレル展開するシフトレジスタと、前
記遅延手段の出力と前記２ｎビットにパラレル展開され
た期待値データの各ビットとを夫々比較する２ｎ個の比
較手段と、これ等比較手段の出力により前記データ異常
の判定評価をなす評価手段とを含むことを特徴とするデ
ータ評価回路が得られる。
データのデータ異常を期待値データと比較することによ
り判定評価するデータ評価回路であって、前記被測定デ
ータをｎビット遅延させる遅延手段と、予め前記期待値
データを格納したメモリー手段と、被測定データと同期
しつつ前記メモリー手段から前記期待値データを読出し
て２ｎビットにパラレル展開するシフトレジスタと、前
記遅延手段の出力と前記２ｎビットにパラレル展開され
た期待値データの各ビットとを夫々比較する２ｎ個の比
較手段と、これ等比較手段の出力により前記データ異常
の判定評価をなす評価手段とを含むことを特徴とするデ
ータ評価回路が得られる。
【００１０】更に、前記評価手段の評価結果に従って前
記メモリー手段の読出しアドレスの制御をなすアドレス
制御手段を含むことを特徴とし、このアドレス制御手段
は、前記メモリーの読出しアドレスを前記被測定データ
に同期して生成するよう構成されていることを特徴と
し、また前記評価手段は、前記比較手段の各出力に基づ
き、前記データ異常としてビットエラー、ビットずれ、
ビット抜け、不正データ混入を夫々判定し、この判定結
果に従って前記アドレス制御手段のアドレス制御をなす
ようにしたことを特徴としている。
記メモリー手段の読出しアドレスの制御をなすアドレス
制御手段を含むことを特徴とし、このアドレス制御手段
は、前記メモリーの読出しアドレスを前記被測定データ
に同期して生成するよう構成されていることを特徴と
し、また前記評価手段は、前記比較手段の各出力に基づ
き、前記データ異常としてビットエラー、ビットずれ、
ビット抜け、不正データ混入を夫々判定し、この判定結
果に従って前記アドレス制御手段のアドレス制御をなす
ようにしたことを特徴としている。
【００１１】本発明の作用は次の通りである。被測定デ
ータをｎビットシフト（遅延）させたデータと、期待
（基準）値データとを、前後に１〜ｎビットシフトした
データについて、同時に比較する。すなわち、被測定デ
ータとシフトした期待（基準）値データとを、同時に比
較することにより、複数のデータずれが発生した時にも
データ誤りでなく、データずれとして、異常を検出する
ことが可能となる。
ータをｎビットシフト（遅延）させたデータと、期待
（基準）値データとを、前後に１〜ｎビットシフトした
データについて、同時に比較する。すなわち、被測定デ
ータとシフトした期待（基準）値データとを、同時に比
較することにより、複数のデータずれが発生した時にも
データ誤りでなく、データずれとして、異常を検出する
ことが可能となる。
【００１２】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。図１は本発明によるデータ評
価回路の実施例の構成を示すブロック図である。図１に
おいて、本発明によるデータ評価回路は、被評価データ
Ｄｍをｎビットシフトするシフトレジスタ１と、期待
（基準）値データＥをシフトするための２ｎビット長の
シフトレジスタ２と、シフトした被評価データＳ１
（ｎ）とシフトした期待値データＳ２（１），…，Ｓ２
（ｎ），…，Ｓ２（２ｎ）とを比較する比較回路３，
４，５と、被測定データＤｍと同期をとる機能及び期待
（基準）値データを記憶させるメモリー８のアドレスカ
ウンタ７を制御する機能を有するメモリアドレスカウン
タ制御部６とにより構成されている。
図面を参照して説明する。図１は本発明によるデータ評
価回路の実施例の構成を示すブロック図である。図１に
おいて、本発明によるデータ評価回路は、被評価データ
Ｄｍをｎビットシフトするシフトレジスタ１と、期待
（基準）値データＥをシフトするための２ｎビット長の
シフトレジスタ２と、シフトした被評価データＳ１
（ｎ）とシフトした期待値データＳ２（１），…，Ｓ２
（ｎ），…，Ｓ２（２ｎ）とを比較する比較回路３，
４，５と、被測定データＤｍと同期をとる機能及び期待
（基準）値データを記憶させるメモリー８のアドレスカ
ウンタ７を制御する機能を有するメモリアドレスカウン
タ制御部６とにより構成されている。
【００１３】また、期待（基準）値データを記憶するメ
モリー８のアドレス値を指定するアドレスカウンタ７
と、期待（基準）値データを記憶するメモリー８のアド
レス値を指定するアドレスカウンタ７と、期待（基準）
値データを記憶しておくためのメモリー８と、比較回路
３，４，５の比較結果を基にビットエラー信号Ｅｂ、ビ
ットシフト信号Ｓｂを出力する機能及びメモリーアドレ
スカウンタ制御部６を制御する機能を有する判定回路９
とにより構成されている。
モリー８のアドレス値を指定するアドレスカウンタ７
と、期待（基準）値データを記憶するメモリー８のアド
レス値を指定するアドレスカウンタ７と、期待（基準）
値データを記憶しておくためのメモリー８と、比較回路
３，４，５の比較結果を基にビットエラー信号Ｅｂ、ビ
ットシフト信号Ｓｂを出力する機能及びメモリーアドレ
スカウンタ制御部６を制御する機能を有する判定回路９
とにより構成されている。
【００１４】本発明の実施例の動作を説明する。被測定
データＤｍがシフトレジスタ１へ入力されると、データ
クロックＣｄをシフトクロックとして、ｎビットシフト
（遅延）した信号Ｓ１（ｎ）がシフトレジスタ１から比
較回路３，４，５に分岐して同時に出力される。メモリ
ーアドレスカウンタ制御部６では、被測定データＤｍと
の同期をとり、期待（基準）値データＥを出力するよう
にアドレスカウンタ７を動作させる。
データＤｍがシフトレジスタ１へ入力されると、データ
クロックＣｄをシフトクロックとして、ｎビットシフト
（遅延）した信号Ｓ１（ｎ）がシフトレジスタ１から比
較回路３，４，５に分岐して同時に出力される。メモリ
ーアドレスカウンタ制御部６では、被測定データＤｍと
の同期をとり、期待（基準）値データＥを出力するよう
にアドレスカウンタ７を動作させる。
【００１５】アドレスカウンタ７はデータクロックＣｄ
をクロック入力とするアップカウンタであり、期待（基
準）値データｃを出力するために、メモリー８のメモリ
ーアドレスを指定する。メモリー８は期待（基準）値デ
ータを記憶しており、アドレスカウンタ７により指定さ
れた期待（基準）値データをシフトレジスタ２に出力す
る。
をクロック入力とするアップカウンタであり、期待（基
準）値データｃを出力するために、メモリー８のメモリ
ーアドレスを指定する。メモリー８は期待（基準）値デ
ータを記憶しており、アドレスカウンタ７により指定さ
れた期待（基準）値データをシフトレジスタ２に出力す
る。
【００１６】シフトレジスタ２においては、メモリー８
からの期待（基準）値データＥを入力とし、データクロ
ック信号Ｃｄをシフトクロック入力とする２ｎビット長
のシリアル入力／パラレル出力シフトレジスタであり、
第１ビットＳ２（１）から第２ｎビットＳ２（２ｎ）ま
でのパラレル出力を比較回路３，４，５に出力する。
からの期待（基準）値データＥを入力とし、データクロ
ック信号Ｃｄをシフトクロック入力とする２ｎビット長
のシリアル入力／パラレル出力シフトレジスタであり、
第１ビットＳ２（１）から第２ｎビットＳ２（２ｎ）ま
でのパラレル出力を比較回路３，４，５に出力する。
【００１７】比較回路３，４，５の各々では、入力され
た両信号が等しければその出力はアクティブとなり、入
力信号Ｓ２（１）〜Ｓ２（ｎ）の各々と信号Ｓ１（ｎ）
とを比較し、その結果を判定回路９に出力する。このと
きデータが正常であれば、信号Ｓ１（ｎ）とＳ２（ｎ）
とは等しく、比較回路４の出力がアクティブになる。被
測定データＤｍがｍ個（ビット）抜けた場合には、入力
信号Ｓ２（ｎ−ｍ）に対応する比較回路の出力がアクテ
ィブになり、被測定データＤｍに不正データがｍ個混入
された場合には、入力信号Ｓ２（ｎ＋ｍ）に対応する比
較回路の出力がアクティブになる。
た両信号が等しければその出力はアクティブとなり、入
力信号Ｓ２（１）〜Ｓ２（ｎ）の各々と信号Ｓ１（ｎ）
とを比較し、その結果を判定回路９に出力する。このと
きデータが正常であれば、信号Ｓ１（ｎ）とＳ２（ｎ）
とは等しく、比較回路４の出力がアクティブになる。被
測定データＤｍがｍ個（ビット）抜けた場合には、入力
信号Ｓ２（ｎ−ｍ）に対応する比較回路の出力がアクテ
ィブになり、被測定データＤｍに不正データがｍ個混入
された場合には、入力信号Ｓ２（ｎ＋ｍ）に対応する比
較回路の出力がアクティブになる。
【００１８】判定回路９では、比較回路３，４，５より
出力された判定結果を基に、ビット（エラー）出力信号
Ｅｂ、ビットシフト（ビットずれ数）出力信号Ｓｂを出
力する。比較回路４の出力信号がアクティブであれば正
常とし、現状を維持する。
出力された判定結果を基に、ビット（エラー）出力信号
Ｅｂ、ビットシフト（ビットずれ数）出力信号Ｓｂを出
力する。比較回路４の出力信号がアクティブであれば正
常とし、現状を維持する。
【００１９】シフトレジスタ２の出力信号Ｓ２（ｎ−
ｍ）に対応する比較回路の出力信号が、規定回数以上ア
クティブであれば、メモリーアドレスカウンタ制御部６
に、ビットシフト出力信号Ｓｂ：＋ｍ（数値）を出力
し、規定回数以内アクティブであれば、ビットエラー出
力信号Ｅｂを出力し、データ異常とする。
ｍ）に対応する比較回路の出力信号が、規定回数以上ア
クティブであれば、メモリーアドレスカウンタ制御部６
に、ビットシフト出力信号Ｓｂ：＋ｍ（数値）を出力
し、規定回数以内アクティブであれば、ビットエラー出
力信号Ｅｂを出力し、データ異常とする。
【００２０】シフトレジスタ２の出力信号Ｓ２（ｎ＋
ｍ）に対応する比較回路の出力信号が規定回数以上アク
ティブであれば、メモリーアドレスカウンタ制御部６
に、ビットシフト出力信号Ｓｂ＝−ｍ（数値）を出力
し、規定回数以内アクティブであれば、ビットエラー出
力信号Ｅｂを出力し、データ異常とする。
ｍ）に対応する比較回路の出力信号が規定回数以上アク
ティブであれば、メモリーアドレスカウンタ制御部６
に、ビットシフト出力信号Ｓｂ＝−ｍ（数値）を出力
し、規定回数以内アクティブであれば、ビットエラー出
力信号Ｅｂを出力し、データ異常とする。
【００２１】また、比較回路３，４，５のすべてがアク
ティブでないときには、ビットエラー出力信号Ｅｂを出
力し、データ異常とする。メモリーアドレスカウンタ制
御部６では、判定回路９からのビットシフト出力信号Ｓ
ｂに基づき、アドレスカウンタ７を制御する。Ｓｂ＝＋
ｍであれば、アドレスカウンタ７のカウント値をｍだけ
進め、Ｓｂ＝−ｍであれば、クロックＣｄのｍ個の間、
カウンタ７をストップさせる。その結果、データずれが
発生した場合も、データの比較位置は初期状態に戻る。
ティブでないときには、ビットエラー出力信号Ｅｂを出
力し、データ異常とする。メモリーアドレスカウンタ制
御部６では、判定回路９からのビットシフト出力信号Ｓ
ｂに基づき、アドレスカウンタ７を制御する。Ｓｂ＝＋
ｍであれば、アドレスカウンタ７のカウント値をｍだけ
進め、Ｓｂ＝−ｍであれば、クロックＣｄのｍ個の間、
カウンタ７をストップさせる。その結果、データずれが
発生した場合も、データの比較位置は初期状態に戻る。
【００２２】
【発明の効果】以上説明したように本発明によれば、デ
ータ評価において、複数のデータずれが発生した時もデ
ータずれを検出し、それ以降のデータについても評価が
可能となるという効果がある。すなわち、データ評価時
に、被測定データと複数ビットシフトさせた期待（基
準）値データとを比較するからである。
ータ評価において、複数のデータずれが発生した時もデ
ータずれを検出し、それ以降のデータについても評価が
可能となるという効果がある。すなわち、データ評価時
に、被測定データと複数ビットシフトさせた期待（基
準）値データとを比較するからである。
【図１】本発明の実施例のブロック図である。
１，２ シフトレジスタ
３，４，５ 比較回路
６ メモリーアドレスカウンタ制御部
７ アドレスカウンタ
８ メモリー
９ 判定回路
Claims (4)
- 【請求項１】 被測定データのデータ異常を期待値デー
タと比較することにより判定評価するデータ評価回路で
あって、前記被測定データをｎビット遅延させる遅延手
段と、予め前記期待値データを格納したメモリー手段
と、被測定データと同期しつつ前記メモリー手段から前
記期待値データを読出して２ｎビットにパラレル展開す
るシフトレジスタと、前記遅延手段の出力と前記２ｎビ
ットにパラレル展開された期待値データの各ビットとを
夫々比較する２ｎ個の比較手段と、これ等比較手段の出
力により前記データ異常の判定評価をなす評価手段とを
含むことを特徴とするデータ評価回路。 - 【請求項２】 前記評価手段の評価結果に従って前記メ
モリー手段の読出しアドレスの制御をなすアドレス制御
手段を更に含むことを特徴とする請求項１記載のデータ
評価回路。 - 【請求項３】 前記アドレス制御手段は、前記メモリー
の読出しアドレスを前記被測定データに同期して生成す
るよう構成されていることを特徴とする請求項２記載の
データ評価回路。 - 【請求項４】 前記評価手段は、前記比較手段の各出力
に基づいて、前記データ異常としてビットエラー、ビッ
トずれ、ビット抜け、不正データ混入を夫々判定し、こ
の判定結果に従って前記アドレス制御手段のアドレス制
御をなすようにしたことを特徴とする請求項３記載のデ
ータ評価回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10258099A JP3528123B2 (ja) | 1999-04-09 | 1999-04-09 | データ評価回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10258099A JP3528123B2 (ja) | 1999-04-09 | 1999-04-09 | データ評価回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000295317A JP2000295317A (ja) | 2000-10-20 |
| JP3528123B2 true JP3528123B2 (ja) | 2004-05-17 |
Family
ID=14331177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10258099A Expired - Fee Related JP3528123B2 (ja) | 1999-04-09 | 1999-04-09 | データ評価回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3528123B2 (ja) |
-
1999
- 1999-04-09 JP JP10258099A patent/JP3528123B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000295317A (ja) | 2000-10-20 |
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