JP3465889B2 - シリアルデータ転送装置、その制御方法、及び、通信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非破壊的アービト
レーション（調停作業）機能を有してシリアルデータ通
信を行う通信装置に関し、特に、通信装置のシリアルデ
ータ転送装置に関する。

【０００２】

【従来の技術】非破壊的アービトレーション（調停作
業）機能を有してシリアル通信を行うＣＳＭＡ／ＣＤ方
式のデータ通信においては、マルチマスタ方式が採用さ
れている。マルチマスタ方式では、例えば、図５に示す
ように伝送ラインＬに接続された複数の通信装置Ａ〜Ｃ
１００が、対等に送信動作を開始する。

【０００３】このため、マルチマスタ方式においては、
各通信装置Ａ〜Ｃ１００は、伝送ラインＬの空き状況を
常に監視しながら送信を開始する必要がある。そして、
同じタイミングで複数の通信装置が送信を開始した場合
には、伝送ラインＬ上の信号の衝突を検出し、調停作業
を行う。調停作業では、お互いに他の通信装置の送信を
妨害しないように、どの通信装置に送信権を与えるかを
決定する。

【０００４】各通信装置１００は、図５に示すように、
ＣＰＵ１０１と、このＣＰＵ１０１にデータバス１０２
を介して接続されたシリアルデータ転送装置１０３と、
このシリアルデータ転送装置１０３と伝送ラインＬとに
接続された伝送ラインドライバ／レシーバ１０４とから
構成されている。

【０００５】そして、ＣＰＵ１０１は、シリアルデータ
転送装置１０３を制御する。また、伝送ラインドライバ
／レシーバ１０４は、伝送ラインＬを介して他の通信装
置とデータ通信を行うため、シリアルデータ転送装置１
０３の送信端子２から出力された伝送データを伝送ライ
ンＬへ流すと共に、伝送ラインＬを流れる伝送データを
シリアルデータ転送装置１０３の受信端子１へ入力す
る。

【０００６】このように、シリアルデータ転送装置１０
３の伝送データの送受信は、伝送ラインドライバ／レシ
ーバ１０４を介して行われる。このため、伝送ラインド
ライバ／レシーバ１０４の伝送遅れや、伝送ラインＬの
浮遊容量等により伝送データに遅延が生じる。そこで、
通常は、伝送データを１ビットごとにパルス変調して送
信し、このパルスに同期して伝送データを受信すること
で遅延を補正している。

【０００７】また、このようなマルチマスタ方式での通
信規格のうち、バス形式のＬＡＮ規格として、Ｊ１８５
０規格がある。Ｊ１８５０規格では、スタートビット期
間に続いて各通信装置が優先コードを出力する期間が設
けられている。そして、ある通信装置がスタートビット
を伝送ラインに送信すると、データ送信を希望する他の
通信装置も一斉にスタートビットを伝送ラインに送信し
始める。さらに、データ送信を希望する各通信装置は、
スタートビットに続いて優先コードを伝送ラインに送信
する。

【０００８】スタートビット及び優先コードのデータ
は、ＰＷＭ変調されたものである。そして、調停作業の
結果、最も優先度の高い装置の優先コードだけが伝送ラ
イン上に残ることになる。したがって、伝送ライン上に
残った優先コードと、自己の通信装置から送信した優先
コードとを比較し、これらが一致すれば、自己の通信装
置に送信権が割り当てられたことになる。

【０００９】ここで、図６に、三つの通信装置Ａ〜Ｃが
同時にスタートビットに続いて優先コードを送信した場
合のタイミングチャートの一例を示す。図６に示す例で
は、通信装置Ａは優先コードとして「１０１１」を送信
し、通信装置Ｂは優先コードとして「１０１０」を送信
し、通信装置Ｃは優先コードとして「１０００」を送信
する。

【００１０】なお、図６に示す例では、１ビット周期を
２４μｓとし、コードが「１」の場合には、１ビット周
期２４μｓ中の前寄り７μｓをＨレベルとし、後寄りの
１７μｓをＬレベルとする。また、コードが「０」の場
合には、１ビット周期２４μｓ中の前寄り１５μｓをＨ
レベルとし、後寄り９μｓをＬレベルとする。

【００１１】そして、この例では、伝送ライン上には、
通信装置Ｂの優先コードと一致する優先コード「１０１
０」だけが残っている。したがって、通信装置Ｂに送信
権が割当てられ、通信装置Ｂからの送信が継続している
ことが分かる。一方、通信装置Ａの送信した優先コード
の４ビット目の値「１」と、伝送ライン上の優先コード
の４ビット目の値「０」とが不一致である。したがっ
て、通信装置Ａは、この不一致をデータの衝突として検
出し、送信を停止する。また、通信装置Ｃの送信した優
先コードの３ビット目の値「０」と、伝送ライン上の優
先コードの３ビット目の値「１」とが不一致である。し
たがって、通信装置Ｃも、この不一致をデータの衝突と
して検出して送信を停止する。

【００１２】ところで、このようなデータの衝突検出を
必要とするシリアルデータ通信を実現するには、一般的
に、衝突検出等の機能を有する通信専用の制御回路が必
要となる。このため、システムが高価になるという問題
があった。

【００１３】そこで、簡単なハードウエア構成でソフト
ウエア制御によって、信号の衝突を検出する方法が提案
されている。そのような従来技術の一例が、文献１：
「特開平８−２０４７８４号公報」に開示されている。
この公報に開示の技術によれば、通信専用の制御回路を
必要とせず、マイクロコンピュータに内蔵されているシ
リアル通信入出力回路に、出力信号と入力信号とを比較
する衝突検出手段を設け、衝突検出手段からＣＰＵへの
割り込み発生により入出力信号の不一致を検出する。し
たがって、ソフトウエアによって入出力信号を比較する
必要がないので、ソフトウエア処理の負荷を軽減させ、
転送速度の高速化を図ることができる。

【００１４】

【発明が解決しようとする課題】しかし、上述の文献１
開示の方法では、転送速度がＣＰＵの動作速度等の処理
能力によって制約を受けてしまう。このため、この方法
は、高速動作可能なＣＰＵを備えた限られたシステムで
しか実用化されていない。

【００１５】また、この従来技術においては、衝突を検
出して送信を中止する等の処理をソフトウエアで行って
いた。このため、従来は、転送速度を高速化することが
困難であった。すなわち、衝突検出後に送信を中止する
処理はソフトウエアに依存することから、その処理を最
速で実現したとしても、ＣＰＵクロック数で計算して例
えば１０クロック以上の時間が必要になる。このため、
従来技術においては、最悪の場合、送信中止の処理が完
了しないうちに、次のデータが送信されてしまうおそれ
がある。その上、正規のタイミングで出力している他の
装置の送信を妨害してしまうおそれもある。このため、
ソフトウエア作成にあたっては、送信を中止するまでに
時間がかかることを考慮する必要があった。

【００１６】また、この従来技術においては、伝搬遅延
等による遅れが考慮されていなかった。すなわち、従来
技術においては、マイクロコンピュータに内蔵されてい
るシリアル通信入出力回路において信号の衝突を検出し
ているため、衝突検出の動作クロックとして、送信タイ
ミングを決める内部クロックと同一クロックが使用され
ていた。このため、伝搬遅延による遅れを検出すること
ができなかった。一方、この種のシリアル通信において
は、データを１ビットごとにパルス変調して通信するも
のが多く、その場合、このパルスに同期してデータを受
信する必要があった。このため、伝搬遅延による遅れが
生じると、信号の衝突検知が正常に機能しなくなること
があった。

【００１７】そこで、伝搬遅延による遅れが考慮された
従来技術の一例が、文献２：「特開平１１−１６３９５
８号公報」に開示されている。しかし、この文献２開示
の技術においても、上記の文献１開示の発明と同様に、
衝突検出後に送信を中止する等の処理はソフトウエアが
行う必要がある。

【００１８】その上、文献１及び２の公報には明記され
ていないが、このようなシステムにおいては、伝送ライ
ンの空き状況を監視する処理や構成が別途必要である。
このため、空き状況の監視のためのソフトウエア処理
や、マイクロコンピュータに内蔵されているタイマや外
部割り込み端子等の構成が必要となる。その結果、これ
らの処理を実現させるためのソフトウエアが複雑化し、
かつ、負荷も重くなる。

【００１９】なお、従来技術の他の一例が、文献３：
「特開平５−２３３５３８号公報」に開示されている。
この文献３開示の技術によれば、回線衝突を検出するこ
とはできるが、衝突の判断において、伝送遅延による遅
れについては考慮されていない。また、回線の空き状況
についても考慮されていない。

【００２０】また、従来技術の一例が、文献４：「特開
平７−０２３０４９号公報」に開示されている。この文
献４開示の技術によれば、受信端子の故障を検出するこ
とはできるが、回線衝突の判断において、伝送遅による
遅れについては考慮されていない。また、回線の空き状
況についても考慮されていない。

【００２１】また、従来技術の一例が、文献５：「特許
第２７０４１４４号」に開示されている。この文献５開
示の技術によれば、回線衝突の検出をソフトウエアを用
いて行っている。その上、回線の空き状況については考
慮されていない。

【００２２】また、従来技術の一例が、文献６：「特許
第２８３９０５４号」に開示されている。この文献６開
示の技術によれば、回線衝突を検出することはできる
が、回線の空き状況については考慮されていない。

【００２３】本発明は、上記の事情にかんがみてなされ
たものであり、伝送遅延の影響を低減し、かつ、伝送ラ
インの空き状態を意識することなくシリアルデータの送
信を開始することができるシリアルデータ転送技術の提
供を目的とする。

【００２４】

【課題を解決するための手段】この目的の達成を図るた
め、本発明の請求項１に係るシリアルデータ転送装置に
よれば、送信データがいったん書込まれる送信バッファ
レジスタと、送信バッファレジスタから転送された送信
データをデータシフトクロック信号に従ってシリアル化
し、送信端子へ出力する送信シフトレジスタとを備えた
シリアルデータ転送装置であって、送信端子へ出力され
た送信データと受信端子に入力された受信データとを比
較し、送信データと受信データとの不一致を信号の衝突
として検知して衝突検知信号を出力する衝突検知部と、
受信端子に受信データが入力されてからの経過時間を計
測し、第一基準時間の経過時に一致信号を出力し、さら
に、第二基準時間が経過するとオーバーフロー信号を出
力し、受信端子に次の受信データが入力されるまで、当
該オーバーフロー信号の出力を維持するタイマ部と、衝
突検知信号が入力されているときに一致信号が入力され
ると、遅延衝突検知信号を出力する信号遅延部と、遅延
衝突検知信号が非入力で、かつ、オーバーフロー信号が
入力された場合、送信バッファレジスタに対し、当該送
信バッファレジスタから送信シフトレジスタへの送信デ
ータの転送を許可し、遅延衝突検知信号が入力され、又
は、オーバーフロー信号が非入力の場合、転送を禁止す
るバッファレジスタ制御部と、遅延衝突検知信号が非入
力の場合、送信シフトレジスタへデータシフトクロック
信号の供給を行い、遅延衝突検知信号が入力された場
合、供給を停止するシフトレジスタ制御部とを備える構
成としてある。

【００２５】このように、本発明によれば、衝突検知部
が、信号の衝突を検知して衝突検知信号を出力する。さ
らに、衝突検知信号が一定時間継続して出力されると、
信号遅延部によって、遅延衝突検知信号が出力される。
そして、遅延衝突検知信号が出力されると、シフトレジ
スタ制御部によって、送信データの送信端子への出力が
停止される。すなわち、衝突検知の実質的な判断時（受
信ポイント）は、衝突が検知されてから一定時間経過時
となる。これにより、伝送ラインドライバ／レシーバに
よる遅れや伝送ラインの浮遊容量等による遅れを考慮し
てデータ送信を停止させることができる。

【００２６】そして、衝突検知信号が出力されてから遅
延衝突検知信号が出力されるまでの一定時間は、タイマ
部によって計測される。すなわち、受信端子に受信デー
タが入力されてから第一基準時間の経過時に、タイマ部
により一致信号が出力される。そして、一致信号が出力
された時点で、衝突検知信号が継続して出力されていれ
ば、信号遅延部は遅延衝突検知信号を出力する。

【００２７】さらに、このタイマ部は、受信ポイントの
設定機能だけでなく、伝送ラインＬの空き状況のチェッ
ク機能も兼ねている。すなわち、受信端子１に受信デー
タが入力されてから第二基準時間が経過すると、タイマ
部６は、オーバーフロー信号Ｓ６を出力する。なお、タ
イマ部では、受信端子から入力される受信データを検出
すると、経過時間のカウント値がリセットされる。この
ため、伝送ラインが使用中の場合には、オーバーフロー
信号は発生しない。

【００２８】そして、遅延衝突検知信号が出力されてい
ない状態で、オーバーフロー信号が出力されると、バッ
ファレジスト制御部は、送信バッファレジスタに送信デ
ータの転送を許可する。すなわち、オーバーフロー信号
によって、送信バッファレジスタから送信シフトレジス
タへの転送が自動的に可能となる。

【００２９】これにより、本発明によれば、伝送ライン
の状態を意識することなく送信データを送信バッファレ
ジスタに書き込むことが可能となる。このため、本発明
では、別途、空き状況をチェックする必要がなく、か
つ、シリアルデータの転送装置に、チェック用の特別な
装置を設ける必要がない。したがって、本発明によれ
ば、伝送遅延の影響を低減し、かつ、伝送ラインの空き
状態を意識することなくシリアルデータの送信を開始す
ることができる。

【００３０】ところで、タイマ部が経過時間の計測を開
始した後に、例えば伝送ラインに異状が発生し、受信デ
ータが入力された状態が固定されてしまう事態が発生し
得る。その場合、オーバーフロー信号が出力されて、送
信データを送出しても、伝送ラインに異状があるため、
エラーとなってしまう。

【００３１】そこで、請求項２記載の発明によれば、信
号遅延部は、衝突検知信号が非入力のときにときにオー
バーフロー信号が入力されると、遅延衝突検知信号の出
力を停止する構成としてある。これにより、伝送ライン
に異状が発生した場合に、送信データの送出を回避する
ことができる。その結果、装置の信頼性の向上を図るこ
とができる。また、オーバーフロー信号の出力により、
遅延衝突検知信号の出力を停止させるので、オーバーフ
ロー信号の出力の際に、即座に送信を開始することが可
能となる。

【００３２】また、請求項３記載の発明によれば、タイ
マ部は、受信端子に受信データが入力されたことを検出
するために、受信データの信号のエッジを検出するエッ
ジ検出部と、第二基準時間が設定され、エッジ検出部が
エッジを検出すると経過時間の計測を開始し、第二基準
時間が経過するとオーバーフロー信号を出力し、エッジ
検出部が次のエッジを検出するまで、当該オーバーフロ
ー信号の出力を維持するタイマと、第一基準時間が設定
され、経過時間と当該第一基準時間とを比較し、当該第
一基準時間と経過時間とが一致したときに一致信号を出
力する比較部とにより構成してある。タイマ部をこのよ
うに構成することにより、一致信号及びオーバーフロー
信号を所望のタイミングで確実に出力することができ
る。

【００３３】また、請求項４記載の発明によれば、第一
基準時間は、送信及び受信データの１ビット周期よりも
短く、第二基準時間は、当該１ビット周期よりも長い構
成としてある。

【００３４】このように、第一基準時間を１ビット周期
よりも短くすれば、１ビット周期内で、衝突を判断する
受信ポイントを所望のタイミングで設定することができ
る。その結果、衝突を検知してから１ビット周期以内で
速やかに送信を停止させることができる。さらに、１ビ
ット周期内で、例えばＨレベルとＬレベルとの間で信号
レベルが変化するＪ１８５０規格等の通信規格のデータ
伝送に適用して好適である。また、第二基準時間を１ビ
ット周期よりも長くすれば、伝送ラインの空き状況をよ
り確実に自動的に判断することが可能となる。

【００３５】また、本発明の請求項５記載のシリアルデ
ータ転送装置の制御方法によれば、送信データがいった
ん書込まれる送信バッファレジスタと、前記送信バッフ
ァレジスタから転送された送信データをデータシフトク
ロック信号に従ってシリアル化し、送信端子へ出力する
送信シフトレジスタとを備えたシリアルデータ転送装置
の制御方法であって、送信端子へ出力された送信データ
と受信端子に入力された受信データとを比較し、送信デ
ータと受信データとの不一致を信号の衝突として検知し
て衝突検知信号を生成し、受信端子に受信データが入力
されてからの経過時間を計測し、第一基準時間の経過時
に一致信号を生成し、第二基準時間が経過するとオーバ
ーフロー信号を生成し、受信端子に次の受信データが入
力されるまで、当該オーバーフロー信号を維持し、衝突
検知信号が生成された後、一致信号が生成されると、遅
延衝突検知信号を生成し、遅延衝突検知信号が非生成
で、かつ、オーバーフロー信号が生成された場合、送信
バッファレジスタに対し、当該送信バッファレジスタか
ら送信シフトレジスタへの送信データの転送を許可し、
遅延衝突検知信号が生成され、又は、オーバーフロー信
号が非生成の場合、転送を禁止し、遅延衝突検知信号が
非生成の場合、送信シフトレジスタへデータシフトクロ
ック信号の供給を行い、遅延衝突検知信号が生成された
場合、供給を停止する方法としてある。

【００３６】これにより、伝送ラインドライバ／レシー
バによる遅れや伝送ラインの浮遊容量等による遅れを考
慮してデータ送信を停止させることができる。そして、
オーバーフロー信号によって、送信バッファレジスタか
ら送信シフトレジスタへの転送が自動的に可能となる。
このため、伝送遅延の影響を低減し、かつ、伝送ライン
の空き状態を意識することなくシリアルデータの送信を
開始することができる。

【００３７】また、本発明の請求項６記載の通信装置に
よれば、シリアルデータ転送装置と、シリアルデータ転
送装置を制御するＣＰＵと、シリアルデータ転送装置か
ら出力された送信データを伝送ラインへ送出し、当該伝
送ラインから受信データを当該シリアルデータ転送装置
へ入力する伝送ラインドライバ／レシーバとにより構成
された通信装置であって、シリアルデータ転送装置を、
請求項１〜４のいずれかに記載のシリアルデータ転送装
置とした構成としてある。これにより、伝送遅延の影響
を低減し、かつ、伝送ラインの空き状態を意識すること
なくシリアルデータの送信を開始することができる通信
装置が得られる。

【００３８】

【発明の実施の形態】以下、本発明のシリアルデータ転
送装置、その制御方法、及び、通信装置実施の形態につ
いて、図面を参照して併せて説明する。本実施形態の通
信装置の構成は、図５に示した従来の通信装置１００と
同様の構成であって、ＣＰＵ１０１と、シリアルデータ
転送装置１０３と、伝送ラインドライバ／レシーバ１０
４とにより構成されている。

【００３９】このＣＰＵ１０１とシリアルデータ転送装
置１０３とは、データバス１０２によって接続されてい
る。そして、シリアルデータ転送装置１０３は、このＣ
ＰＵ１０１によって制御される。また、伝送ラインドラ
イバ／レシーバ１０４は、シリアルデータ転送装置１０
２の送信端子２から出力された送信データを伝送ライン
Ｌへ送出し、伝送ラインＬから受信データをシリアルデ
ータ転送装置１０３の受信端子１へ入力する。ただし、
本実施形態では、シリアルデータ転送装置１０３の構成
及び動作が以下に説明するように、従来のものとは異な
っている。

【００４０】次に、図１を参照して、シリアルデータ転
送装置の構成について説明する。本実施形態のシリアル
データ転送装置は、受信端子１、受信シフトレジスタ１
３及び受信バッファレジスタ１４を備えている。受信端
子１は、伝送ラインドライバ／レシーバ１０４を介して
伝送ラインＬに接続されている。受信端子１に伝送ライ
ンＬから入力された受信データＳ１は、受信シフトレジ
スタ１３及び受信バッファレジスタ１４を順次に経てデ
ータバス１０２へ送られる。

【００４１】すなわち、受信端子１に入力されるシリア
ル通信データとしての受信データＳ１は、受信シフトレ
ジスタ１３において、クロック制御部１２から出力され
たデータシフトクロック信号Ｓ４に従ってシフトされ
る。そして、受信シフトレジスタ１３内のデータが予め
設定されたビット数に達すると、受信データＳ１は受信
バッファレジスタへ転送され、さらに、データバス１０
２へ出力される。

【００４２】また、このシリアルデータ転送装置は、送
信端子２、送信シフトレジスタ３及び送信バッファレジ
スタ４を備えている。ＣＰＵ１０１からデータバス１０
２へ出力された送信データＳ２は、送信バッファレジス
タ４及び送信シフトレジスタ３を順次に経て、送信端子
２へ出力される。

【００４３】すなわち、送信データＳ２は、データバス
１０２から送信バッファレジスタ４にいったん書込まれ
た後、送信シフトレジスタ３へ転送される。送信シフト
レジスタ３では、転送されてきた送信データＳ２を、ク
ロック制御部１２から出力されたデータシフトクロック
信号Ｓ４に従ってシリアル化し、送信端子２へ出力す
る。

【００４４】送信端子２は、伝送ラインＬにワイヤード
オアロジック又はワイヤードアンドロジックで接続され
ている。そして、送信端子２から出力された送信データ
Ｓ２は、伝送ラインドライバ／レシーバ１０４を介して
伝送ラインＬへ出力される。

【００４５】さらに、このシリアルデータ転送装置は、
データの送信制御のため、衝突検知部５と、タイマ部６
と、信号遅延部７と、シフトレジスタ制御部８と、バッ
ファレジスタ制御部９と、論理和回路１０と、エッジ検
出部１１と、クロック制御部１２とを備えている。

【００４６】衝突検知部５は、送信端子２へ出力された
送信データＳ２と、受信端子１に入力された受信データ
Ｓ１とを比較し、送信データＳ２と受信データＳ１とが
不一致の場合に、これを信号の衝突として検知して衝突
検知信号Ｓ３を出力する。そのため、本実施形態では、
衝突検知部５を排他的論理和回路（イクスクルーシブ回
路）５０により構成している。この排他的論理和回路５
０には、受信端子１からの受信データＳ１と、送信端子
２からの送信データＳ２とが入力される。そして、排他
的論理和回路５０は、送信データＳ２と受信データＳ１
とが不一致の場合に、衝突検知信号（Ｈレベル）Ｓ３を
出力する。

【００４７】また、タイマ部６は、受信端子１に受信デ
ータが入力されてからの経過時間を計測し、第一基準時
間Ｔ１の経過時に一致信号Ｓ５を出力する。さらに、タ
イマ部６は、第二基準時間Ｔ２が経過すると、オーバー
フロー信号Ｓ６を出力する。そして、タイマ部６は、受
信端子２に次の受信データＳ１が入力されるまで、この
オーバーフロー信号Ｓ６の出力（Ｈレベル）を維持す
る。

【００４８】そのために、本実施形態のタイマ部６は、
エッジ検出部６１と、クリア信号制御部６２と、タイマ
６０と、比較部としてのコンペアレジスタ６４とにより
構成されている。エッジ検出部６１では、受信端子１に
受信データＳ１が入力されたことを検出するために、受
信データＳ１の信号の立ち上がりエッジを検出する。そ
して、エッジを検出すると、検出信号がクリア信号制御
部６２を介してタイマ６３へ入力される。

【００４９】また、タイマ６３には、第二基準時間Ｔ２
が設定されている。本実施形態では、第二基準時間Ｔ２
を、１クロック周期２４μｓ（マイクロ秒）よりも長
い、９６μｓとする。そして、タイマ６３は、エッジ検
出部６１がエッジを検出すると、クロック信号ＣＬＫを
用いて経過時間の計測を開始する。そして、経過時間が
Ｔ２＝９６μｓを経過すると、タイマ６３は、オーバー
フロー信号Ｓ６を出力する。さらに、タイマ６３は、エ
ッジ検出部６１が次のエッジを検出するまでの間、オー
バーフロー信号Ｓ６の出力（Ｈレベル）を維持する。そ
して、タイマ６３の経過時間の計測するためのカウント
値は、エッジ検出部６１が次のエッジを検出するとリセ
ットされる。

【００５０】なお、クリア信号制御部６２は、タイマ６
３へ入力する信号として、エッジ検出部６１からの検出
信号、又は、データシフトクロック信号Ｓ４を選択する
ために設けられている。そして、クリア信号制御部６２
は、データ通信が正常に行われている場合には、検出信
号を選択してタイマ６３へ入力する。

【００５１】しかし、例えば伝送ラインＬに異状が発生
し、受信端子１から受信データＳ１が入力されなくなる
事態が生じ得る。その場合、送信を開始してもエッジが
検出されず、タイマ６３による経過時間の計測が開始し
ないという問題が生じる。そのような場合、クリア信号
制御部６２は、エッジ検出部６１からの検出信号の代わ
りに、データシフトクロック信号Ｓ４をタイマ６３へ入
力する。

【００５２】また、コンペアレジスタ６４には、第一基
準時間Ｔ１が設定されている。本実施形態では、第一基
準時間Ｔ１を、１クロック周期２４μｓよりも短い、１
３μｓとする。コンペアレジスタ６４は、タイマ６２の
計測する経過時間と第一基準時間Ｔ１とを比較し、第一
基準時間Ｔ１と経過時間とが一致したとき、すなわち、
タイマ６３のカウント値がコンペアレジスタ６４に予め
設定された第一基準時間Ｔ１と一致したとき（１３μｓ
が経過したとき）に、一致信号１３を出力する。

【００５３】また、信号遅延部７は、衝突検知信号Ｓ３
が入力されているときに一致信号５が入力されると、遅
延衝突検知信号Ｓ７を出力する。また、信号遅延部７
は、衝突検知信号Ｓ３が非入力のときにときにオーバー
フロー信号Ｓ６が入力されると、遅延衝突検知信号Ｓ７
の出力を停止する。

【００５４】そのために、本実施形態では、信号遅延部
７をＤフリップフロップ７０により構成している。そし
て、Ｄフリップフロップ７０のＤ端子には衝突検知信号
Ｓ３が入力され、、Ｃ端子にはラッチ信号として、ＯＲ
回路１０を介して一致信号Ｓ５又はオーバーフロー信号
Ｓ６が入力される。そして、Ｄフリップフロップ７０の
反転Ｑ端子からは、遅延衝突検知信号Ｓ７がＬレベルと
して出力される。なお、Ｄフリップフロップ７０の出力
は、Ｒ端子にＣＰＵ１０１からリセット信号が入力され
るとリセットされる。

【００５５】また、バッファレジスタ制御部９は、遅延
衝突検知信号Ｓ７が非入力で、かつ、オーバーフロー信
号Ｓ６が入力された場合、送信バッファレジスタ４に対
し、当該送信バッファレジスタ４から送信シフトレジス
タ３への送信データＳ２の転送を許可する。

【００５６】また、バッファレジスタ制御部９は、遅延
衝突検知信号Ｓ７が入力され、又は、オーバーフロー信
号Ｓ６が非入力の場合、送信バッファレジスタ４に対
し、送信バッファレジスタ４から送信シフトレジスタ３
への送信データＳ２の転送を禁止する。

【００５７】そのために、本実施形態では、バッファレ
ジスタ制御部９を論理積回路（ＡＮＤ回路）９０により
構成している。そして、このＡＮＤ回路９０には、遅延
衝突検知信号Ｓ７及びオーバーフロー信号Ｓ６が入力さ
れる。そして、ＡＮＤ回路９０の出力によって、送信バ
ッファレジスタ４から送信シフトレジスタ３への送信デ
ータＳ２の転送が制御される。

【００５８】また、シフトレジスタ制御部８は、遅延衝
突検知信号Ｓ７が非入力の場合、送信シフトレジスタ３
へデータシフトクロック信号Ｓ４の供給を行う。また、
シフトレジスタ制御部８は、遅延衝突検知信号Ｓ７が入
力された場合、送信シフトレジスタ３へのデータシフト
クロック信号Ｓ４の供給を停止する。

【００５９】そのために、本実施形態では、シフトレジ
スタ制御部８を論理積回路（ＡＮＤ回路）８０により構
成している。そして、このＡＮＤ回路８０には、遅延衝
突検知信号Ｓ７及びデータシフトクロック信号Ｓ４が入
力される。そして、遅延衝突信号Ｓ７（Ｈレベル）が入
力された場合のみ、データシフトクロック信号Ｓ４が送
信シフトレジスタ３へ供給される。

【００６０】また、クロック制御部１２は、クロック信
号ＣＬＫを用いてデータシフトクロック信号Ｓ４を作成
する。その際、クロック制御部１２は、受信データＳ２
の立ち上がりエッジを検出したエッジ検出部１１から出
力された検出信号をトリガとして利用する。これによ
り、送信及び受信シフトレジスタ３及び１３における個
別のクロックタイミング制御の必要がなくなる。

【００６１】なお、このクロック制御部１２を設けず
に、送信及び受信シフトレジスタ３及び１３へそれぞれ
クロック信号を入力してもよい。ただし、その場合に
は、クロック信号が常に供給されてしまうため、個々の
レジスタにおいてクロック信号の制御を行う必要が生じ
る。

【００６２】次に、本実施形態のシリアルデータ転送装
置の動作について説明する。データ転送に先立ち、ＣＰ
Ｕ１０１は、シリアル入出力回路制御レジスタ（以下Ｓ
ＩＯ制御レジスタと記載する。）（図示せず。）に対す
る所定の設定を行った後、送信バッファレジスタ４に送
信データを書き込む。

【００６３】送信バッファレジスタ４は、ＡＮＤ回路９
０から出力される信号によって送信シフトレジスタ３へ
の転送が許可されており、ここでは、ＡＮＤ回路９０
に、オーバーフロー信号（Ｈレベル）Ｓ６が入力されて
おり、遅延衝突検知信号（Ｈレベル）Ｓ７が非入力のと
きに、ＡＮＤ回路９０から出力される信号がオン（Ｈレ
ベル出力）するので、送信バッファレジスタ４内のデー
タが送信シフトレジスタ３へ転送される。

【００６４】また、ＡＮＤ回路９０から出力される信号
がオフ（Ｌレベル出力）のときは、送信バッファレジス
タ４内の送信データＳ２は送信シフトレジスタ３へ転送
されない。次に送信すべきデータがある場合には、ＣＰ
Ｕ１０１は、送信バッファレジスタ４が空き状態である
ことを確認した後、次に送信するデータを送信バッファ
レジスタ４に書き込む。

【００６５】ここで、送信バッファレジスタ４が空き状
態でなかった場合は、オーバーフロー割り込みの発生に
より、次に送信すべきデータが送信バッファレジスタ４
に書き込まれる。そして、書き込まれたデータは、送信
シフトレジスタ３内のデータが全て出力されて送信完了
割り込み信号Ｓ８が発生すると、送信シフトレジスタ３
に転送される。

【００６６】送信シフトレジスタ３は、クロック制御部
１２から出力されるデータシフトクロック信号Ｓ４に従
ってデータをシフトする。送信シフトレジスタ３から押
し出されたビットは送信端子２に出力され、送信シフト
レジスタ３内のデータが出力され終わった時に送信完了
割り込み信号が発生する。 ＣＰＵは、この割り込み信
号によって、次の送信データを送信バッファレジスタ４
に書き込む。

【００６７】また、受信データＳ１を受信すると、受信
シフトレジスタ１３は、受信端子１から入力されたデー
タをデータシフトクロック信号Ｓ４に従って取り込むと
ともに、その受信データＳ１を１ビットずづシフトす
る。そして、受信シフトレジスタ１３内のデータが予め
設定されたビット数に達すると、受信シフトレジスタ１
３内のデータが受信バッファレジスタ１４内に転送され
ると同時に、受信完了割り込み信号Ｓ９が発生する。

【００６８】また、ＳＩＯ制御レジスタ（図示せず。）
内の受信バッファフル・フラグがオンする。ＣＰＵ１０
１は、割り込みの発生、又は、このフラグのオンを検出
して受信バッファレジスタ１４からデータバス１０２を
介して受信データを取り込む。

【００６９】次に、タイマ部６の動作について説明す
る。データ転送を開始する前に、ＣＰＵ１０１は、伝送
ラインＬの空き状況を判断するために必要な第二基準時
間Ｔ２をタイマ６３のカウント値として設定する。さら
に、ＣＰＵ１０１は、受信データＳ１と送信データＳ２
とを比較する第一基準時間Ｔ１をコンペアレジスタ６４
に設定しておく。

【００７０】そして、タイマ部６は、受信端子１から入
力された受信データＳ１のエッジを検出してから、タイ
マ６３のカウント動作を開始する。ここでは、エッジ検
出部１１、及び、タイマ部６のエッジ検出部６１では、
それぞれエッジの立ち上がりを検出する。また、クリア
信号制御部６２は、エッジ検出部６１からのエッジ検出
信号を選択してタイマ６３へ入力するように設定されて
いる。

【００７１】次に、図２のタイミングチャートを参照し
て、データ送信を許可する際の動作について説明する。
なお、図２では、タイマ６３によるカウント値を、鋸波
形の高さによって示す。また以下の説明文中の括弧内の
数字は、図２中の括弧内の数字に対応する。

【００７２】図２に示すように、受信端子１からの入力
信号が無ければ、タイマ６３は予め設定された時間のカ
ウントが終了した時点（１）で、オーバーフロー信号Ｓ
６および割り込みを発生させ、カウント動作を止める。
すなわち、この状態が伝送ラインの空き状況を示してお
り、上述したように送信バッファレジスタ４に送信デー
タを書き込むと、即座に送信シフトレジスタ３へ転送さ
れ、送信端子２から出力される（２）。

【００７３】また、タイマ部６が受信端子１に入力され
る受信データＳ１の立ち上がりエッジを検出すると、タ
イマ６３のカウント値がリセットされ、カウント動作が
開始される（３）。

【００７４】受信中は、受信端子１から入力される受信
データＳ１の立ち上がりエッジを検出するごとにタイマ
６３のカウント値がリセットされる（４）。このため、
オーバーフロー信号Ｓ６が出力されない期間は、伝送ラ
インＬが使用中であることを示しており、上述したよう
に送信バッファレジスタ４に送信データＳ２を書き込ん
でも送信バッファレジスタ４内の送信データＳ２が送信
シフトレジスタ３へ転送されることはない（５）。

【００７５】そして、タイマ６３からのオーバーフロー
信号Ｓ６が発生した時点で、送信シフトレジスタ３へ送
信データが転送され、送信端子２から出力されることに
なる（６）。

【００７６】次に、図３のタイミングチャートを参照し
て、データ送信を停止する際の動作について説明する。
なお、以下の説明文中の括弧内の数字は、図３中の括弧
内の数字に対応する。また、上述したタイマ６３の動作
により、受信端子１に入力された受信データＳ１の立ち
上がりエッジを検出してから、受信データＳ１と送信デ
ータＳ２とを比較するまでの第一基準時間（ここでは、
１３μｓ）が予めコンペアレジスタ６４に設定されてい
る。

【００７７】図３に示すタイミングチャートを用いて説
明すると、データの送信時に、受信端子１から入力され
る受信データＳ１と送信端子２から出力される送信デー
タＳ２とに不一致が生じた場合、排他的論理和回路５０
の出力がＨレベル出力となる（１）。

【００７８】さらに、第一基準時間の経過時に、タイマ
６３のカウント値が予め設定されたコンペアレジスタ６
４の値と一致して一致信号Ｓ５が出力される（２）。そ
の結果、Ｄフリップフロップ７０の反転Ｑ端子からＨレ
ベルの遅延衝突検知信号Ｓ７から出力される（３）。そ
して、送信シフトレジスタ３に供給されるデータシフト
クロック信号Ｓ４の供給が停止され、送信動作が中止さ
れる（４）。

【００７９】また、受信端子１に入力されるデータの立
ち上がりエッジを検出するごとにタイマ６３のカウント
値がリセットされる（５）。このため、伝送ラインドラ
イバ／レシーバ１０４による遅れや、伝送ラインＬの浮
遊容量等による遅れを考慮した衝突検出が可能となる。

【００８０】上述した実施の形態においては、本発明を
特定の条件で構成した例について説明したが、本発明
は、種々の変更を行うことができる。例えば、上述した
実施の形態においては、タイマ部６にクリア信号制御部
６２を設けた例について説明したが、本発明では、クリ
ア信号制御部は必ずしも設けなくともよい。

【００８１】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、衝突検知の実質的な判断時（受信ポイント）
は、衝突が検知されてから一定時間経過時となる。これ
により、伝送ラインドライバ／レシーバによる遅れや伝
送ラインの浮遊容量等による遅れを考慮してデータ送信
を停止させることができる。

【００８２】さらに、タイマ部は、受信ポイント設定す
るためのタイマだけでなく、伝送路の空き状況のチェッ
ク機能も兼ねている。そして、タイマ部から出力される
オーバーフロー信号によって、送信バッファレジスタか
ら送信シフトレジスタへの転送が自動的に可能となる。

【００８３】これにより、本発明によれば、伝送ライン
の状態を意識することなく送信データを送信バッファレ
ジスタに書き込むことが可能となる。このため、本発明
では、別途、空き状況をチェックする必要がなく、か
つ、シリアルデータの転送装置に、チェック用の特別な
装置を設ける必要もない。したがって、本発明によれ
ば、伝送遅延の影響を低減し、かつ、伝送ラインの空き
状態を意識することなくシリアルデータの送信を開始す
ることができる。

【図面の簡単な説明】

【図１】実施形態のシリアルデータ通信装置の構成を説
明するためのブロック図である。

【図２】実施形態においてデータ送信を許可する際の動
作を説明するためのタイミングチャートである。

【図３】実施形態においてデータ送信を停止する際の動
作を説明するためのタイミングチャートである。

【図４】伝送ラインに接続された通信装置の説明図であ
る。

【図５】通信装置の構成を説明するためのブロック図で
ある。

【図６】衝突検出を説明するためのタイミングチャート
である。

【符号の説明】

１ 受信端子 ２ 送信端子 ３ 送信シフトレジスタ ４ 送信バッファレジスタ ５ 衝突検知部 ６ タイマ部 ７ 信号遅延部 ８ シフトレジスタ制御部 ９ バッファレジスタ制御部 １０ 論理和（ＯＲ）回路 １１ エッジ検出部 １２ クロック制御部 １３ 受信シフトレジスタ １４ 受信バッファレジスタ ５０ 排他的論理和回路 ６１ エッジ検出部 ６２ クリア信号制御部 ６３ タイマ ６４ コンペアレジスタ ７０ Ｄフリップフロップ ８０、９０ 論理積（ＡＮＤ）回路 １００ 通信装置 １０１ ＣＰＵ １０２ データバス １０３ シリアルデータ転送装置 １０４ 伝送ラインドライバ／レシーバ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/40 - 12/417 H04L 29/00 - 29/14

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 送信データがいったん書込まれる送信バ
   ッファレジスタと、前記送信バッファレジスタから転送
   された送信データをデータシフトクロック信号に従って
   シリアル化し、送信端子へ出力する送信シフトレジスタ
   とを備えたシリアルデータ転送装置であって、 前記送信端子へ出力された送信データと受信端子に入力
   された受信データとを比較し、前記送信データと受信デ
   ータとの不一致を信号の衝突として検知して衝突検知信
   号を出力する衝突検知部と、 前記受信端子に前記受信データが入力されてからの経過
   時間を計測し、第一基準時間の経過時に一致信号を出力
   し、さらに、第二基準時間が経過するとオーバーフロー
   信号を出力し、前記受信端子に次の前記受信データが入
   力されるまで、当該オーバーフロー信号の出力を維持す
   るタイマ部と、 前記衝突検知信号が入力されているときに前記一致信号
   が入力されると、遅延衝突検知信号を出力する信号遅延
   部と、 前記遅延衝突検知信号が非入力で、かつ、前記オーバー
   フロー信号が入力された場合、前記送信バッファレジス
   タに対し、当該送信バッファレジスタから前記送信シフ
   トレジスタへの送信データの転送を許可し、前記遅延衝
   突検知信号が入力され、又は、前記オーバーフロー信号
   が非入力の場合、前記転送を禁止するバッファレジスタ
   制御部と、 前記遅延衝突検知信号が非入力の場合、前記送信シフト
   レジスタへ前記データシフトクロック信号の供給を行
   い、前記遅延衝突検知信号が入力された場合、前記供給
   を停止するシフトレジスタ制御部とを備えることを特徴
   とするシリアルデータ転送装置。
2. 【請求項２】 前記信号遅延部は、前記衝突検知信号が
   非入力のときにときに前記前記オーバーフロー信号が入
   力されると、前記遅延衝突検知信号の出力を停止するこ
   とを特徴とする請求項１記載のシリアルデータ転送装
   置。
3. 【請求項３】 前記タイマ部は、前記受信端子に前記受
   信データが入力されたことを検出するために、前記受信
   データの信号のエッジを検出するエッジ検出部と、 前記第二基準時間が設定され、前記エッジ検出部が前記
   エッジを検出すると前記経過時間の計測を開始し、第二
   基準時間が経過するとオーバーフロー信号を出力し、前
   記エッジ検出部が次のエッジを検出するまで、当該オー
   バーフロー信号の出力を維持するタイマと、 前記第一基準時間が設定され、前記経過時間と当該第一
   基準時間とを比較し、当該第一基準時間と前記経過時間
   とが一致したときに前記一致信号を出力する比較部とに
   より構成してあることを特徴とする請求項１又は２記載
   のシリアルデータ転送装置。
4. 【請求項４】 前記第一基準時間は、前記送信及び受信
   データの１ビット周期よりも短く、 前記第二基準時間は、当該１ビット周期よりも長いこと
   を特徴とする請求項１、２又は３記載のシリアルデータ
   転送装置。
5. 【請求項５】 送信データがいったん書込まれる送信バ
   ッファレジスタと、前記送信バッファレジスタから転送
   された送信データをデータシフトクロック信号に従って
   シリアル化し、送信端子へ出力する送信シフトレジスタ
   とを備えたシリアルデータ転送装置の制御方法であっ
   て、 前記送信端子へ出力された送信データと受信端子に入力
   された受信データとを比較し、前記送信データと受信デ
   ータとの不一致を信号の衝突として検知して衝突検知信
   号を生成し、 前記受信端子に前記受信データが入力されてからの経過
   時間を計測し、第一基準時間の経過時に一致信号を生成
   し、 第二基準時間が経過するとオーバーフロー信号を生成
   し、前記受信端子に次の前記受信データが入力されるま
   で、当該オーバーフロー信号を維持し、 前記衝突検知信号が生成された後、前記一致信号が生成
   されると、遅延衝突検知信号を生成し、 前記遅延衝突検知信号が非生成で、かつ、前記オーバー
   フロー信号が生成された場合、前記送信バッファレジス
   タに対し、当該送信バッファレジスタから前記送信シフ
   トレジスタへの送信データの転送を許可し、前記遅延衝
   突検知信号が生成され、又は、前記オーバーフロー信号
   が非生成の場合、前記転送を禁止し、 前記遅延衝突検知信号が非生成の場合、前記送信シフト
   レジスタへ前記データシフトクロック信号の供給を行
   い、前記遅延衝突検知信号が生成された場合、前記供給
   を停止することを特徴とするシリアルデータ転送装置の
   制御方法。
6. 【請求項６】 シリアルデータ転送装置と、 前記シリアルデータ転送装置を制御するＣＰＵと、 前記シリアルデータ転送装置から出力された送信データ
   を伝送ラインへ送出し、当該伝送ラインから受信データ
   を当該シリアルデータ転送装置へ入力する伝送ラインド
   ライバ／レシーバとにより構成された通信装置であっ
   て、 前記シリアルデータ転送装置を、請求項１〜４のいずれ
   かに記載のシリアルデータ転送装置としたことを特徴と
   する通信装置。