KR19980017639A - I2c 버스의 클럭 라인 점검 장치 - Google Patents

I2c 버스의 클럭 라인 점검 장치 Download PDF

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Abstract

본 발명은 타이머를 사용하여 I2C 버스상에서 클럭 라인의 이상 유무를 점검하는 I2C 버스의 클럭 라인 점검 장치에 관한 것으로, I2C 버스의 데이타 라인(SDA)와 클럭 라인(SCL)을 통해 전송되는 신호를 검출하여 데이타 전송의 시작 및 종결 상태를 나타내는 시작 및 종결 조건을 검출하는 시작 및 종결 조건 검출 수단(100); 상기 시작 및 종결 조건 검출 수단(100)으로부터 출력되는 신호에 따라 클럭 라인의 상태를 점검하도록 제어하는 CPU(200); 및 상기 CPU(200)의 제어에 따라 상기 I2C 버스의 클럭 라인(SCL)의 상태를 감지하여 상기 클럭 라인(SCL)이 일정한 상태를 일정 기간 이상 유지하는 경우 상기 CPU(200)로 인터럽트를 출력하는 클럭 라인 상태 감지 수단(300)으로 구성된다.
따라서 본 발명은 I2C 버스상에서 클럭 라인의 이상 상태를 점검하여 클럭 라인의 구동을 방지하여 전송하는 데이타의 에러 발생을 막고, 신속하게 클럭 라인을 복구시켜 전송 효율을 향상시키는 효과가 있다.

Description

I2C 버스의 클럭 라인 점검 장치
[발명의 상세한 설명]
본 발명은 I2C 버스상에서 클럭 라인의 이상 유무를 점검하는 I2C 버스의 클럭 라인 점검 장치에 관한 것이다.
[발명의 목적]
발명의 목적은 I2C 버스상에서 클럭 라인의 이상 유무를 점검하여 클럭 라인을 구동하지 않도록 하기 위한 I2C 버스의 클럭 라인 점검 장치를 제공함에 있다.
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 I2C 버스상에서 클럭 라인의 이상 유무를 점검하는 I2C 버스의 클럭 라인 점검 장치에 관한 것이다.
일반적으로 I2C 버스는 도 1에 도시한 바와 같이 각 부분(A,B,C,D), 예를 들어 CPU, 메모리, I/O 기기간의 데이타 전송을 위해 사용하는 데이타 선로로, 2개의 선, 즉 데이타와 클럭을 각각 전송하는 2개의 선으로 통신이 가능하다. 또한, I2C 버스에 연결된 기기는 소프트웨어적으로 접근이 가능하고 다중 마스터가 동시에 같은 버스에 존재할 수 있다. 즉, I2C 버스에 연결된 각 부분(A,B,C,D)은 클럭을 발생하게 되면 모두 마스터가 될 수 있다.
예를 들어, 한 부분(A)이 클럭을 발생하여 마스터가 되면 나머지 부분(B,C,D)은 슬라이브가 되고, 다른 한 부분(B)이 클럭을 발생하여 마스터가 되면 나머지 부분(A,C,D)은 슬레이브가 되고, 또 다른 한 부분(C)이 클럭을 발생하여 마스터가 되면 나머지 부분(A,B,D)은 슬레이브가 되고, 또 다른 한 부분(D)이 클럭을 발생하여 마스터가 되면 나머지 부분(A,B,C)은 슬레이브가 된다.
또한, I2C 버스는 100Kbps에서 400Kbps까지 데이타 전송이 가능하며 캐패시터가 400pF을 초과하지 않는 한도내에서 다수의 기기(A,B,C,D)가 동일 버스에 연결될 수 있다.
I2C 버스는 2개의 라인, 즉 데이타를 전송하는 하나의 데이타 라인(SDA)와 클럭을 전송하는 하나의 클럭 라인(SCL)으로 이루어진다. 따라서 마스터에서 클럭 라인(SCL)을 통해 클럭을 전송하면 슬레이브에서는 클럭 라인(SCL)을 통해 전송된 클럭에 동기되어 데이타 라인(SDA)을 통해 데이타를 전송하거나 수신하게 된다.
그런데, 잡음이나 마스터 또는 슬레이브의 상태에 의해 I2C 버스의 클럭 라인(SCL)에 스투크(Stuck) 현상이 발생할 수 있다. 즉, 잡음이나 마스터 또는 슬레이브의 상태에 의해 정상적인 클럭 라인의 상태가 아닌 경우가 발생될 수 있다.
특히 I2C 버스는 와이어드 앤드(Wired AND)이므로 마스터 또는 슬레이브의 상태가 '0'이 되면 I2C 버스로의 클럭 전송이 어려워지고 이에 따라 전송 오류가 발생하게 되는 문제점이 있었다.
상기 문제점을 개선하기 위한 본 발명은 타이머를 이용하여 I2C 버스의 클럭 라인의 상태를 점검하여 I2C 버스의 클럭 라인이 항상 정상 동작을 할 수 있도록 하기 위한 I2C 버스의 클럭 라인 점검 장치를 제공함에 그 목적이 있다.
도1은 일반적인 I2C 버스의 구조도
도2는 본 발명에 의한 클럭 라인 점검 장치의 구성도
도3은 시작 조건 및 종결 조건을 설명하기 위한 신호 파형도
도4는 본 발명의 동작을 설명하기 위한 흐름도
도5는 도2의 시작 및 종결조건 검출부의 세부 구성도
도6은 도2의 클럭 라인 검사부의 세부 구성도
*도면의 주요 부분에 대한 부호의 설명*
100:시작 및 종결 조건 검출부200:CPU
300:클럭 라인 상태 감지부310:클럭 라인 검사부
320:타이머330:내부 클럭 발생부
331:프리스케일러332:진동자
335:I2C 제어기410,420,430,450,530:비교기
440:인버터510,520:플립플롭
상기 목적을 달성하기 위해 본 발명에 의한 I2C 버스의 클럭 라인 점검 장치는 I2C 버스의 데이타 라인과 클럭 라인을 통해 전송되는 신호를 검출하여 데이타 전송의 시작 및 종결 상태를 나타내는 시작 및 종결 조건을 검출하는 시작 및 종결 조건 검출 수단; 상기 시작 및 종결 조건 검출 수단으로 부터 출력되는 신호에 따라 클럭 라인의 상태를 점검하도록 제어하는 CPU; 및 상기 CPU의 제어에 따라 상기 I2C 버스의 클럭 라인의 상태를 감지하여 상기 클럭 라인이 일정한 상태를 일정 기간 이상 유지하는 경우 상기 CPU로 인터럽트를 출력하는 클럭 라인 상태 감지 수단을 포함하여 구성됨을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명에 의한 I2C 버스의 클럭 라인 점검 장치는 도2에 도시한 바와 같이 시작 및 종결 조건 검출부(100), CPU(200), 클럭 라인 상태 감지부(300), 및 I2C 제어기(335)로 구성딘다.
시작 및 종결 조건 검출부(100)는 I2C 버스의 데이타 라인(SDA)와 클럭 라인(SCL)을 통해 전송되는 신호를 검출하여 데이타 전송의 시작 및 종결 상태를 나타내는 시작 및 종결 조건을 검출한다.
CPU(200)는 상기 시작 및 종결 조건 검출부(100)으로 부터 출력되는 신호에 따라 클럭 라인의 상태를 점검하도록 제어한다.
클럭 라인 상태 감지부(300)는 상기 CPU(200)의 제어에 따라 상기 I2C 버스의 클럭 라인(SCL)의 상태를 감지하여 상기 클럭 라인(SCL)이 일정한 상태를 일정기간 이상 유지하는 경우 상기 CPU(200)로 인터럽트를 출력하는 것으로, 일정한 주기의 내부 클럭(CLK)을 발생하는 내부 클럭 발생부(330), 상기 내부 클럭 발생부(330)로 부터 출력되는 내부 클럭에 따라 상기 I2C 버스의 클럭 라인(SCL)의 상태의 변화를 검사하여 상기 CPU(200)로 출력하는 클럭 라인 검사부(310), 상기 CPU(200)의 제어에 따라 내부 클럭 발생부(330)로 부터 출력되는 내부 클럭(CLK)을 카운팅하여 상기 CPU(200)로 인터럽트(INT)를 출력하는 타이머(320)로 구성된다.
여기서, 상기 내부 클럭(CLK)의 주기는 I2C 버스의 클럭 라인을 통해 전송되는 클럭의 주기의 1/N(N은 정수)이다.
상기 내부 클럭 발생부(330)는 진동자(Oscillator)(332), 및 상기 진동자(332)로 부터 출력되는 클럭을 분주하여 상기 클럭 라인 검사부(310)와 타이머(320)로 출력하는 프리스케일러(331)로 구성된다.
I2C제어기(35)는 상기 CPU(200)의 제어에 따라 상기 클럭 라인(SCL)을 릴리즈(Release)한다.
이와 같이 구성되는 본 발명에 의한 I2C 버스의 클럭 라인 점검 장치의 동작을 도3 및 도4를 참조하여 설명한다.
먼저, 시작 및 종결 조건 검출부(100)에서 I2C 버스의 데이타 라인(SDA)와 클럭 라인(SCL)을 통해 전송되는 신호를 검출하여 시작 조건을 검출한다(340). 즉, 시작 조건은 도3에 도시한 바와 같이 클럭 라인(SCL)을 통해 전송되는 클럭이 '1'인 상태에서 데이타 라인(SDA)이 '1'에서 '0'으로 천이하는 경우이므로, 시작 및 종결 조건 검출부(100)에서 클럭 라인(SCL)을 통해 전송되는 클럭이 '1'일 때 데이타 라인(SDA)을 통해 전송되는 데이타가 '1'에서'0'으로 천이하는 경우를 검출하는 CPU(200)로 출력한다.
이와 같이 시작 조건이 검출되어 시작 조건 검출 신호 CPU(200)를 출력하면 CPU(200)에서는 클럭 라인 상태 감지부(300)의 클럭 라인 검사부(310)를 동작시켜서 클럭 라인(SCL)의 상태가 변화되었는지를 검사하도록 한다(341).
즉, 클럭 라인 검사부(310)에서는 CPU(200)의 제어에 따라 시작 조건이 발생되면 동작하여 내부 클럭 발새부(330)로 부터 출력되는 내부 클럭(CLK)에 따라 클럭 라인(SCL)이 '0'이나 '1'로 값이 천이하는지를 검사하여 CPU(200)로 출력한다.
다시말해서, 내부 클럭 발생부(330)에서는 진동자(332)와 프리스케일러(331)를 이용하여 클럭 라인(SCL)을 통해 전송되는 클럭의 주기의 1/N배인 내부 클럭(CLK)을 발생하여 클럭 라인 검사부(310)로 출력하는데, 상기 클럭 라인 검사부(310)에서는 상기 내부 클럭 발생부(330)에서 발생된 내부 클럭(CLK)의 주기에 따라 클럭 라인(SCL)으로 전송되는 클럭의 변화를 검사하여 CPU(200)로 출력하게 된다.
이때, 클럭 라인(SCL)으로 전송되는 클럭이 '0'이나 '1'로 천이하게 되면 다시 종결 조건이 검출되었는지를 CPU(200)에서 판단한다(342).
즉, 시작 및 종결 조건 검출부(100)에서는 시작 조건 검출후 계속해서 종결조건을 검출하는데, 종결 조건은 도3에 도시한 바와 같이 클럭 라인(SCL)을 통해 전송되는 클럭이 '1'인 상태에서 데이타 라인(SDA)이 '0'에서 '1'로 천이하는 경우이므로, 시작 및 종결 조건 검출부(100)에서는 클럭 라인(SCL)을 통해 전송되는 클럭이 '1'일때 데이타 라인(SDA)을 통해 전송되는 데이타가 '0'에서 '1'로 천이하는 경우를 검출하여 CPU(200)로 출력한다.
이때, 시작 및 종결 조건 검출부(100)에서 종결 조건이 검출되면 CPU(200)에서는 클럭 라인 검사부(310)을 동작을 정지시키고 다시 시작 조건이 검출될때까지 클럭 라인의 이상 유무를 점검하는 동작을 정지시킨다.
한편, 종결 조건이 검출되지 않으면 CPU(200)에서는 클럭 라인 검사부(310)에서의 검사 결과에 따라 클럭 라인이 변화될 때 카운터로 구성된 타이머(320)를 초기값으로 세팅시키고(343), 타이머(320)에서는 상기 내부 클럭 발생부(330)로 부터 출력되는 내부 클럭(CLK)을 입력으로 세팅된 값으로 부터 '0'이 될때까지 감소시키면서 카운팅을 하게 된다(344).
이때, 타이머(320)의 값이 '0'이 되면 타이머(320)에서는 인터럽트를 발생하여 CPU(200)로 출력한다(345,346).
즉, 클럭 라인 검사부(310)에서 '0'이나 '1'의 상태가 오래 지속되는 스투크(Stuck)를 점검하기 위해서 타이머(320)는 CPU(200)에 의해 초기값을 저장하고 내부 클럭 발생부(330)로 부터 출력되는 내부 클럭(CLK)에 따라 그 값을 감소시키게 된다. 이때 타이머(320)에서 감소된 값이 '0'이 되면 CPU(200)로 인터럽트를 걸어 준다.
한편, 타이머(320)의 초기값은 CPU(200)에 의해 세팅되는데, 이 초기값은 사용자가 미리 입력하여 ROM과 같은 메모리에 저장하여 CPU(200)가 타이머(320)를 세팅시킬 수 있도록 한다.
이와 같이 타이머(320)에서 인터럽트가 출력되면 CPU(200)에서는 I2C 제어기(335)를 제어하여 클럭 라인(SCL)을 릴리즈시키도록 한다(347).
한편, 타이머값이 '0'이 되지 않았으면 계속해서 클럭 라인 검사부(310)에서 클럭 라인의 값이 변동되었는지 검사하도록 하고(341), 클럭 라인의 값이 변동되지 않았으면 계속해서 타이머(320)의 값을 감소시킨다(344).
이와 같은 동작을 도4에 따라 개략적으로 설명하면 다음과 같다.
시작 조건이 검출되고(340) 클럭 라인의 값이 변하면(341) 타이머(320)를 초기값으로 세팅하고(343) 발생된 내부 클럭(CLK)에 따라 타이머 값이 '0'이 될때까지 타이머(320)의 값을 감소시킨다(344,345). 이때 타이머값이 '0'이 되면(345) 인터럽트를 발생하여 클럭 라인을 릴리즈시킨다.(346,347).
또한, 클럭 라인의 값이 변동하면(341) 타이머를 다시 초기값으로 세팅하고 타이머값을 감소시키는 동작을 반복한다.
한편 클럭 라인(SCL)의 상태를 점검하는 동작은 시작 조건이 발생한 시점으로 부터 종결 조건이 발생할때까지이므로, 종결 조건이 발생되면 시작 조건이 발생될때까지 클럭 라인을 점검하기 위한 동작을 중단한다.
상기 시작 및 조건 검출부(100)는 도5에 도시한 바와 같이 상기 I2C 버스의 클럭 라인(SCL) 을 통해 전송되는 신호에 따라 인에이블되어 상기 데이타 라인(SDA)을 통해 전송되는 신호와 '0'을 비교하는 비교기(410), 상기 I2C 버스의 클럭 라인(SCL)을 통해 전송되는 신호에 따라 인에이블되어 상기 비교기(410)의 출력 신호와 상기 데이타 라인(SDA)을 통해 전송되는 신호를 비교하여 종결 조건 신호를 상기 CPU(200)로 출력하는 비교기(420), 상기 I2C 버스의 클럭 라인(SCL)을 통해 전송되는 신호에 따라 인에이블되어 상기 데이타 라인(SDA)을 통해 전송되는 신호와 '1'을 비교하는 비교기(430), 상기 비교기(430)의 출력 신호를 반전시키는 인버터(440), 및 상기 I2C 버스의 클럭 라인(SCL)을 통해 전송되는 신호에 따라 인에이블되어 상기 인버터(440)의 출력 신호와 상기 데이타 라인(SDA)을 통해 전송되는 신호를 비교하여 시작 조건 신호를 상기 CPU(200)로 출력하는 비교기(450)로 구성된다.
이와 같이 구성되는 시작 및 종결 조건 검출부(100)의 동작을 설명한다.
I2C 버스의 클럭 라인(SCL)을 통해 전송되는 클럭이 '1'인 경우 비교기(410,420,430,450)가 인에이블된다.
이때, 시작 조건을 검출하기 위해 I2C 버스의 데이타 라인(SDA)을 통해 전송되는 데이타와 '1'을 비교기(430)에서 비교하여 출력한다.
여기서, I2C 버스의 데이타 라인(SDA)을 통해 전송되는 데이타가 '1'인 경우에는 비교기(430)에서 '1'을 출력하게 되고 비교기(430)에서 출력된 신호는 인버터(440)에서 반전되어 '0'이 된다.
이때 다시 비교기(450)에서는 I2C 버스의 데이타 라인(SDA)을 통해 전송되는 데이타 인버터(440)로 부터 출력되는 '0'을 비교하여 CPU(200)로 출력하게 된다.
여기서, I2C 버스의 데이타 라인(SDA)을 통해 전송되는 데이타가 '0'인 경우에는 비교기(450)에서 '1'을 출력하게 되어 시작 조건임을 CPU(200)에 알린다.
한편, 종결 조건을 검출하기 위해 I2C 버스의 데이타 라인(SDA)을 통해 전송되는 데이타와 '0'을 비교기(410)에서 비교하여 출력한다.
여기서, I2C 버스의 데이타 라인(SDA)을 통해 전송되는 데이타가 '0'인 경우에는 비교기'410'에서 '1'을 출력하게 되고 비교기(410)에서 출력된 신호는 다시 비교기(420)에서 I2C 버스의 데이타 라인(SDA)을 통해 전송되는 데이타와 비교되어 CPU(200)로 출력되게 된다.
여기서, I2C 버스의 데이타 라인(SDA)을 통해 전송되는 데이타가 '1'인 경우에는 비교기(420)에서 '1'을 출력하게 되어 종결 조건임을 CPU(200)에 알린다.
한편, I2C 버스의 클럭 라인(SCL)을 통해 전송되는 클럭이 '1'이 아닌 경우에는 시작 조건 및 종결 조건을 만족하지 않으므로 비교기(410,420,430,450)가 디스에이블되어 시작 조건 및 종결 조건을 검출하지 않게 된다.
상기 클럭 라인 검사부(310)는 도6에 도시한 바와 같이 상기 내부 클럭 발생부(330)로 부터 출력되는 내부 클럭(CLK)을 클럭 입력으로 하고 상기 I2C 버스의 클럭 라인(SCL)을 통해 전송되는 신호를 데이타 입력으로 하는 플립플롭(510), 상기 내부 클럭 발생부(330)로 부터 출력되는 내부 클럭(CLK) 을 클럭 입력으로 하고 상기 플립플롭(510)의 출력을 데이타 입력으로 하는 플립플롭(520), 및 상기 플립플롭(510,520)의 출력을 비교하여 상기 CPU(200)로 출력하는 비교기(530)로 구성된다.
이와 같이 구성되는 클럭 라인 검사부(310)의 동작을 설명한다.
내부 클럭 발생부(330)로 부터 출력되는 내부 클럭(CLK)이 입력되면 플립플롭(510)은 클럭 라인(SCL)을 통해 전송되는 신호를 입력으로 받고, 다시 내부 클럭(CLK)이 인가되면 플립플롭(510)은 클럭 라인(SCL)으로 전송되는 신호를 입력으로 받으면서 이전 클럭에서 입력으로 받은 신호를 플립플롭(520)으로 출력한다.
따라서 플립플롭(510,520)에는 클럭 라인(SCL)을 통해 전송된 신호가 내부 클럭(CLK)에 동기되어 래치되게 된다. 이와 같이 플립플롭(510,520)에 래치된 신호, 즉 내부 클럭(CLK)의 2주기 동안 클럭 라인 클럭 라인(SCL)을 통해 전송된 신호는 비교기(530)에 입력되어 비교된다.
이때 클럭 라인(SCL)을 통해 전송된 신호가 내부 클럭(CLK)의 2주기 동안 변화되었다면 비교기(530)로 부터 '0'이 CPU(200)로 출력되어 클럭 라인(SCL)의 값의 변화를 알리게 된다. 또한, 클럭 라인(SCL)을 통해 전송된 신호가 내부 클럭(CLK)의 2주기 동안 변화되지 않았다면 비교기(530)로 부터 '1'이 CPU(200)로 출력되어 클럭 라인(SCL)의 값이 변화되지 않았음을 알리게 된다.
이상에서 설명한 바와 같이 본 발명에 의한 I2C 버스의 클럭 라인 점검 장치는 I2C 버스상에서 클럭 라인의 이상 상태를 점검하여 클럭 라인의 구동을 방지하여 전송 데이타의 에러 발생을 막고, 신속하게 클럭 라인을 복구시켜 전송 효율을 향상시키는 효과가 있다.

Claims (7)

  1. I2C 버스의 데이타 라인(SDA)과 클럭 라인(SCL)을 통해 전송되는 신호를 검출하는 데이타 전송의 시작 및 종결 상태를 나타내는 시작 및 종결 조건을 검출하는 시작 및 종결 조건 검출 수단(100);
    상기 시작 및 종결 검출 수단(100)으로 부터 출력되는 신호에 따라 클럭 라인의 상태를 점검하도록 제어하는 CPU(200); 및
    상기 CPU(200)의 제어에 따라 상기 I2C 버스의 클럭 라인(SCL)의 상태를 감지하여 상기 클럭 라인(SCL)이 일정한 상태를 일정 기간 이상 유지하는 경우 상기 CPU(200)로 인터럽트를 출력하는 클럭 라인 상태 감지 수단(300)을 포함하여 구성됨을 특징으로 하는 I2C 버스의 클럭 라인 점검 장치.
  2. 제1항에 있어서, 상기 CPU(200)의 제어에 따라 상기 클럭 라인(SCL)을 릴리즈(Release)하는 I2C 제어기(335)를 더 포함하여 구성됨을 특징으로 하는 I2C 버스의 클럭 라인 점검 장치.
  3. 제1항에 있어서, 상기 클럭 라인 상태 감지 수단(300)은 일정한 주기의 내부 클럭(CLK)을 발생하는 내부 클럭 발생부(330);
    상기 내부 클럭 발생부(330)로 부터 출력되는 내부 클럭에 따라 상기 플립플롭의 클럭 라인(SCL)의 상태의 변화를 검사하여 상기 CPU(200)로 출력되는 클럭 라인 검사부(310); 및
    상기 CPU(200)의 제어에 따라 내부 클럭 발생부(330)로 부터 출력되는 내부 클럭(CLK)을 카운팅하여 상기 CPU(200)로 인터럽트(INT)를 출력하는 타이머(320)를 포함하여 구성됨을 특징으로 하는 I2C 버스 클럭 라인 점검 장치.
  4. 제3항에 있어서, 상기 내부 클럭(CLK)의 주기 I2C 버스의 클럭 라인을 통해 전송되는 클럭의 주기의 1/N(N은 정수)임을 특징으로 하는 I2C 버스의 클럭 라인 점검 장치.
  5. 제4항에 있어서, 상기 내부 클럭 발생부(330)는 진동자(Oscillator)(332); 및
    상기 진동자(332)로 부터 출력되는 클럭을 분주하여 상기 클럭 라인 검사부(310)와 타이머(320)로 출력하는 프리스케일러(331)로 구성됨을 특징으로 하는 I2C 버스의 클럭 라인 점검 장치.
  6. 제3항에 있어서, 상기 클럭 라인 검사부(310)는 상기 내부 클럭 발생부(330)로부터 출력되는 내부 클럭(CLK)을 클럭 입력으로 하고 상기 I2C 버스의 클럭 라인(SCL)을 통해 전송되는 신호를 데이타 입력으로 하는 제1플립플롭(510);
    상기 내부 클럭 발생부(330)로 부터 출력되는 내부 클럭(CLK)을 클럭 입력으로 하고 상기 제1플립플롭(510)의 출력을 데이타 입력으로 하는 제2플립플롭(520); 및
    상기 제1 및 제2플립플롭(510,520)의 출력을 비교하여 상기 CPU(200)로 출력하는 비교기(530)를 포함하여 구성됨을 특징으로 하는 I2C 버스의 클럭 라인 점검 장치.
  7. 제1항에 있어서, 상기 시작 및 종결 조건 검출 수단(100)은 상기 I2C 버스의 클럭 라인(SCL)을 통해 전송되는 신호에 따라 인에이블되어 상기 데이타 라인(SDA)을 통해 전송되는 신호와 '0'을 비교하는 제1비교기(410);
    상기 I2C 버스의 클럭 라인(SCL)을 통해 전송되는 신호에 따라 인에이블되어 상기 제1비교기(410)의 출력 신호와 상기 데이타 라인(SDA)을 통해 전송되는 신호를 비교하여 종결 조건 신호를 상기 CPU(200)로 출력하는 제2비교기(420);
    상기 I2C 버스의 클럭 라인(SCL)을 통해 전송되는 신호에 따라 인에이블되어 상기 데이타 라인(SDA)을 통해 전송되는 신호와 '1'을 비교하는 제3비교기(430);
    상기 제3비교기(430)의 출력 신호를 반전시키는 인버터(440); 및
    상기 I2C 버스의 클럭 라인(SCL)을 통해 전송되는 신호에 따라 인에이블되어 상기 인버터(440)의 출력 신호와 상기 데이타 라인(SDA)을 통해 전송되는 신호를 비교하여 시작 조건 신호를 상기 CPU(200)로 출력하는 제4비교기(450)를 포함하여 구성됨을 특징으로 하는 I2C 버스의 클럭 라인 점검 장치.
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* Cited by examiner, † Cited by third party
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KR19980072411A (ko) * 1997-03-05 1998-11-05 김영환 버스(bus)방식 시스템의 통신선로 점검장치 및 점검방법

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