JPS5825654Y2 - 時分割遠方制御装置 - Google Patents

Description

【考案の詳細な説明】 本考案は、制御部から複数の被制御部に対して伝送され
る信号のパルス中により、１または０の論理値を表現し
、この論理値の組合せによりアドレス信号や制御信号を
伝送するようにした時分割遠方制御装置に関するもので
あり、その目的とするところは入力信号パルスが必要以
上長くなった場合においてそれによる影響をなくすこと
ができた時分割遠方制御装置を提供するにある。

一般に制御部ＡとＮ個の被制御部Ｂ１・・・・・・ＢＮ
とを一対の伝送線ｌによって接続し、制御部Ａより各被
制御部Ｂ１・・・・・・ＢＮヘアドレス信号と制御信号
とを伝送し、各被制御部Ｂ１・・・・・・ＢＮよりリレ
ー、外部接点、感知器等の状態を示す表示信号を送り出
す時分割遠方制御系において、信号の種類を判別する方
法として各信号パルスの巾を異なるものとして送出し、
受信側においてそのパルス中を測定することにより信号
の種類を判別する方式が多用されている。

しかし、信号パルス中は伝送線ｌ上での歪みや制御部Ａ
と被制御部Ｂ１・・・・・・ＢＮの時間基準要素の相対
的な狂いといったことにより受信した信号が送出したパ
ルス中より変化する可能性がある。

又数種類の信号を判別する手段としては入力信号が存在
する間、受信側において時間要素（無安定マルチバイブ
レータ等）からのクロックをカウンタ等によりカウント
し、その値によって信号の種類を判別する方法があるが
、かかる方法によると制御部Ａよりの信号パルスを被制
御部Ｂ１・・・・・・ＢＮ側で平滑し被制御部Ｂ１・・
・・・・ＢＮの電源として使用する場合、システムの始
動時に長いパルスを送り被制御部Ｂ□・・・・・・ＢＮ
側の電源を急速に充電して正常動作に備える必要がある
が、長いパルスを前記カウンタのカウント値により判別
するようにすると、カウンタはそのカウント値の最大値
を越えると再度０になりカウント動作を続けることによ
り誤まった判定を下し誤まった動作をする可能性がある
。

即ち制御部Ａより同期信号や制御指令を送り、表示信号
を被制御部Ｂ、、Ｂ２・・・・・・より返送させるのに
１対の伝送線により実現するためには少なくとも数種類
の信号を必要とする。

そこで伝送線上での信号波形の歪み、制御部Ａと被制御
部Ｂ１゜Ｂ２・・・・・・との時間基準の相対的な狂い
等が生じても正しく信号を判別するためには各信号のパ
ルス巾に余裕を持たせる必要があり、またパルス巾検出
用の回路部において入力信号のパルス巾が変化してもそ
のカウント値がカウンタの最大値を越えないように設定
する必要があるため、カウンタを有効に使うことが出来
ない問題があった。

第９図はその例を示したものであって、ａ信号パルスは
１．５． ｂ信号パルスは３．５． Ｃ信号パルスは７
．５の点に夫々検出点Ｘを設け、この検出点Ｘより先の
Ｙ範囲を余裕範囲としたものである。

しかしパルスの歪みによる変化、あるいは時間基準の相
対的変化はプラス及びマイナスの両側にあるため、例え
ばＣ信号パルスについて考えると、制御部Ａから１０の
長さの信号パルスを送ったとしても、被制御部Ｂｌ、Ｂ
２・・・・・・の時間基準が狂っている場合、被制御部
Ｂｌ、Ｂ２・・・・・・側では１０を越える可能性があ
りまた逆に８．５以下になる可能性もあることになる。

このため設定される検出点Ｘは、入力信号パルスのパル
ス巾が最つとも短かくなった場合にもその信号が検出で
きる点でなければならず、かつ余裕Ｙの量は制御部Ａ及
び被制御部Ｂ１．Ｂ２・・・・・・の時間基準要素の部
品精度、経年変化、温度変化による相対的な差の程度と
、伝送線ｌ上での歪みの程度とによって決定されるもの
である。

従って、この余裕量を少なくするためには高信頼性の部
品と正確な調整とが必要となるのであって、そうすると
コストが高く付くことになる。

これらを考慮に入れて信号パルス巾を決めると第１０図
のようになる。

即ちプラス、マイナス両側の余裕Ｙ（＋）、Ｙ（−）を
取り、それによってカウンタの最大値を越えないものと
するものであって、第９図は±２０％の余裕を考えたも
のである。

Ｃ信号パルスは９．６〜６．４の間にばらつくことにな
るので、その最大パルス巾時（ＣＭＡＸ）にカウンタの
最大カウント数を越す、その最小パルス引時（ＣＭＩＮ
）が正しく検出できるためには、検出点Ｘは６となり、
カウンタの利用率が悪くなる。

本考案は上述の点に鑑みて提供せるものであって、最長
パルス検出カウント値となるとその後カウントを停止し
てカウンタが０に戻らないようにし、入力信号がなくな
るとカウンタをリセットして次の信号パルスの入力に備
える構造としたものであり、パルス巾の長い信号パルス
を使用した場合やあるいは何等かの原因により入力パル
スが必要以上に長くなってもそれによる影響をなくすこ
とができるようにしたものである。

第１図は上述のパルス巾検出の原理説明図で、最長信号
パルス（前例のＣ信号パルス）の検出点Ｘのカウント数
以上はカウントしないようにすることによって第１０図
に示すように９．５の点に検出点Ｘを設定でき、±０％
の適正パルス引時Ｃ及び最小パルス引時（ＣＭＩＮ）、
最大パルス巾時（ＣＭＡＸ）の各場合のパルス終端は全
てカウンタ停止区間Ｚに位置することになり、カウンタ
の利用が効率的になるとともに、同じ信号数であれば最
大カウント数のより小さなカウンタを使用することがで
きるようになるものである。

以下本考案の一実施例を図面により詳述する。

第２図は遠方制御装置の概略的構成を示するものであっ
て、制御部Ａに対し伝送線ｌを介して多数の被制御部Ｂ
１． Ｂ ２・・・・・・Ｂｎ＋Ｂｎ＋１・・・・・
・が結合されており、制御部Ａより信号群の始まりを示
すスタート同期信号、該当する被制御部Ｂ１・・・・・
・を呼びだす番地信号、その番地信号の被制御部Ｂ１・
・・・・・への制御信号を送り出し、逆に被制御部Ｂ１
・・・・・・より制御部Ａに表示信号を返送する構成と
なっている。

次にこの制御部Ａ及び被制御部Ｂ１・・・・・・の論理
回路例を第３図及び第４図に示す。

第３図の制御部Ａブロック図において、１はクロックパ
ルス回路、２はクロックパルス回路１からのクロックパ
ルスより各回路への同期信号を作る同期信号回路であっ
て、スタート同期パルス、番地信号、制御信号、表示信
号などからなる１番地当りの制御、表示行なうに必要な
る信号群を送出あるいは受信するための同期信号をプロ
グラムされたシーケンスに沿って出力し、一連のシーケ
ンスの出力が終わると再度最初に戻り同様に同期信号を
出力する回路である。

３は１チャンネル当りの信号群中に同期信号回路２から
１個出されるパルスをカウントし、送出あるいは受信す
べき信号のチャンネルの番地をテ゛コード回路４及びシ
フトレジスタ５に知らせるカウンタで゛あってバイナリ
−出力が出力端子に出ている。

４はカウンタ３からの番地を知らせるバイナリ−信号を
受信してテ゛コードするテ゛コード回路である。

５はカウンタ３からの番地を知らせるバイナリ−信号を
パラレル入力端子から読み込み、同期信号回路２からの
パルスによって直列にシフトし、並直列変換をして番地
信号を作り出すパラレル人力シリアル出力のシフトレジ
スタで゛ある。

６は各信号群の最初に出すスタート同期パルスを同期信
号回路２からの同期信号に同期して他の信号よりパルス
長が長いパルスとして作るスタート同期パルス発生回路
である。

７は制御指令用パスライン２２にスイッチブロック２４
あるいは２５等によって設定された制御指令が、デコー
ド回路４の出力によってアナログスイッチ９あるいは１
０を制御することにより送り出されたときこれをパラレ
ル入力端子より読込み、同期信号回路２からの同期信号
によってシリアルシフトし、制御指令を符号化するパラ
レル人力シリアル出力のシフトレジスタである。

８はシフトレジスタ５、スタート同期パルス発生回路６
、シフトレジスタ７からの信号を加え合せ、さらに同期
信号回路２からの信号により出力信号を制御する送信制
御回路である。

１９は結合器であって伝送線ｌへ送信制御回路８からの
信号を送出し、あるいは伝送線ｌから表示信号受信制御
回路１８に表示信号を伝える回路である。

しかしてこの表示信号受信制御回路１８は、同期信号回
路２から受信許可信号が出ると結合器１９からの信号を
パルス巾検出用のカウンタ回路１６及びクロック発生回
路１７へ伝える。

このクロック発生回路１７は表示信号を受信すべくカウ
ンタ回路１６及びシフトレジスタ１３にクロックを供給
する。

カウンタ回路１６とクロック発生回路１７とで構成され
たパルス巾検出ブロックは結合器１９からの表示信号の
パルス巾の違いを検出することにより信号の種類を検出
し、シフトレジスタ１３にクロックを供給する回路であ
り、またシフトレジスタ１３は表示信号を直並列変換す
るためのシリアル入力パラレル出力のシフトレジスタで
゛あって、その出力を表示信号パスライン２１へ送り出
す動作をする。

かくて表示信号パスライン２１に送出された表示信号は
、カウンタ３の出力をデコードして得た信号をゲート回
路１１．１２に送り、更に同期信号回路２が表示信号を
受信した後出力する表示信号読込み信号との論理積をと
り、その出力を表示信号記憶用回路１４．１５を送るこ
とにより表示信号パスライン２１上の信号は表示信号記
憶用回路１４．１５に読込まれ、表示ランプ２６あるい
は２７を点灯、あるいは消灯し、被制御部Ｂの状態を表
示する。

図中２３の破線で囲んだ部分は表示信号処理回路ブロッ
クである。

次に第４図の被制御部Ｂ１・・・・・・のブロック図に
おいて、ｌは伝送線であり、制御部Ａ及び他の被制御部
Ｂ１・・・・・・の結合器に接続されている。

３２は結合器であって伝送線ｌと論理回路との結合要素
、及び信号のレベルシフト回路、ノイズ除去フィルター
、表示信号送出用のドライバー等からなっている。

３３はクロック発生回路であって、入力信号があると所
定の周波数のクロックパルスをパルス巾検出用のカウン
タ３４に供給している回路で、制御端子付マルチバイブ
レータ等からなっている。

パルス巾検出用のカウンタ３４はクロック発生回路３３
からのパルス数をカウントしてそのカウント結果からパ
ルス巾を検出し、信号の種類を判別するためのものであ
り、クロック発生回路３３とカウンタ３４とによりパル
ス中検出回路Ｃが構成されている。

３５はシリアル入力パラレル出力のシフトレジスタから
なる直並列変換回路であって、番地信号の読込、制御信
号の読込をして並列信号を得る。

３６は直並列変換回路３５から出た番地符号が設定しで
ある番地と一致しているかどうかを判別する一致判別回
路であって、スイッチブロックとゲート回路から構成さ
れている。

３７は一致判別回路３６の信号を受け、一致信号が入る
とそれを記憶し更に表示信号送出時間と制御信号受信時
間を判別する時間帯判別回路であり、表示時間になると
時間帯判別回路３７は送信制御回路３８に信号を送りパ
ルス巾検出回路Ｃからの信号を表示接点３１からの情報
により選択し、表示信号を結合器３２を介して送り出す
。

制御指令が入って来ると直並列変換回路３５のパラレル
出力と、時間帯判別回路３７からの制御指令受信指令を
受信制御回路３９に入力し、リレー３０にドライバー等
を介して制御指令を伝達する。

しかして第３図回路において、クロックパルス回路１か
らのクロックパルスにより同期信号回路２のプログラム
に基いて第５図イに示す信号が伝送線ｌ上に送り出され
るものであり、スタート同期パルス発生回路６により最
長パルス巾の信号がスタート同期パルスＳＴとして出力
され、続いて番地信号がパルス化されて出力される。

次に図中破線で示す表示信号が当該番地の被制御部Ｂ１
・・・・・・から返信されると、表示信号受信制御回路
１８、クロック発生回路１７とカウンタ回路１６とより
なるパルス中検出ブロック、シフトレジスタ１３より構
成された表示信号受信判別回路により処理され、当該す
る表示信号記憶用回路１４．１５に入力して夫々対応す
るＬＥＤ等の表示ランプを点灯し表示する。

次にスイッチブロック２４ 、２５により設定された制
御指令は、デコード回路４の出力により該当する番地の
アナログスイッチ９，１０をオンにしてシフトレジスタ
７に読み込み、同期信号回路２よりの信号によって直列
化された制御信号を送出するものである。

一方第４図の被制御部Ｂ１・・・・・・においては、第
５図イの破線で示す表示信号を除く信号が入力されるこ
とになるものであって、クロック発生回路３３とカウン
タ３４とにより構成されたパルス巾検出回路Ｃにより信
号の種類を判別するものであり、スタート同期パルスＳ
Ｔが入ると第５図口のリセットパルスが生じ、直並列変
換回路３５と時間帯判別回路３７とをリセットして初期
条件を整え、次の番地信号の入力を待つ。

この番地信号が入力すると、第５図ハに示すタイミング
パルスに従って同図イの×間部分をシフトレジスタで構
成された直並列変換回路３５に読み込むことによって直
列−並列変換し、アドレス判定回路たる一致判別回路３
６で受信した番地符号と被制御部各々に設定された番地
とが一致しているか否かが判定され、一致しているとき
時間帯判別回路３７にそれを記憶し、送信制御回路３８
に第５図二のような送信制御信号が生じることにより、
そのときの表示接点３１の接点状態等を制御部Ａに報知
する。

次に制御信号が入力すると、直並列変換回路３５で前述
と同様に第５図ハのタイミングパルスに基きこれを直列
−並列変換し、その並列出力を受信制御回路３９に入力
し、さらに時間帯判別回路３７から得られる第５図ホの
ようなリモートコントロール信号によりリレー３０に制
御指令を伝えるものである。

次に本考案のパルス巾判別回路Ｃについてその具体回路
例により説明する。

前述のように被制御部Ｂ１．Ｂ２・・・・・・において
クロック発生回路３３とカウンタ３４とによりパルス巾
検出回路Ｃが構成されているものであり、この具体例を
第６図に示す。

第６図において、４１はオアゲ’−）、４２はナントゲ
ート、４３，４４，４６，４９．５１は夫々インバータ
であり、また４５．４８はアンドゲート、４７はナント
ゲート、５０は計数部であって、計数部５０の０〜９の
数はこの計数部５０によるカウント出力をテ゛コードし
た出力を示し、カウント値がｎであるとすると、ｎの数
の出力端がＨとなる。

またナントゲート４２、インバータ４３と抵抗Ｒ１，Ｒ
２，コンテ゛ンサＣとは無安定マルチバイブレータより
なるクロック発生回路３３を構成し、その発振周波数は
制御部Ａから送出する信号パルスのｂｉｔ／ｓｅｃに調
整してあり、またパルス巾判別用のカウンタ３４は計数
部５０を中心として構成されている。

金波制御部Ｂ１・・・・・・において第４図に示された
結合器３２に入った信号は第６図回路においてオアゲー
ト４１を介してナントゲート４２に入り、その値がＨで
あればクロック発生回路３３を発振し、その出力をイン
バータ４４で反転してアンドゲート４５に入力する。

一方、結合器３２よりの信号か土であるとオアゲート４
１の出力もＬで゛あり、これをインバータ４６で゛反転
して計数部５０のリセット入力端子Ｒに伝えるため、計
数部５０はリセット状態を保つ。

これにより計数部５０の出力はオアゲート４１の出力か
Ｌの時には０出力がＨとなり他はＬとなっているため信
号が入った直後は計数部５０の出力９はＬでありインバ
ータ５１を介してＨの出力をアントゲ−１４５に伝えて
いるため、インバータ４４の出力が計数部５０のクロッ
ク入力端子ＣＫに伝わり、計数部はクロック発生回路３
３の出力パルスをカウントしてカウントアップする。

以下第７図においてこの間の動作を説明する。

まず第７図イは番地信号および制御信号をシフトレジス
タにより構成された直並列変換回路３５に読み込む動作
を示している。

また第７図のｉは伝送線ｌを介して制御部Ａから被制御
部Ｂ１・・・・・・ＢＮに伝送されるパルス信号の波形
図を示しており、同図に示すように各パルス信号はパル
ス巾が異なり、パルス巾の長い長パルスは論理値１を表
わしており、パルス巾の短い短パルスは論理値Ｏを表わ
している。

同図においてＸ印はシフトレジスタが伝送線ｌ上の信号
を読み込むタイミングを示しており、この読み込みのタ
イミングにおいて伝送線ｌ上の信号がＨレベルであれば
長パルスと判断されシフトレジスタに論理値１が読み込
まれ、反対にＬレベルであれば短パルスと判断されたシ
フトレジスタに論理値Ｏが読み込まれるようになってい
る。

このゲータ読込のタイミングは伝送線ｌ上の信号レベル
がＨレベルとなってから一定時間後に設定されており、
その動作原理は次のようである。

まず伝送線ｌ上の信号レベルがＨレベルになると、オア
ゲート４１を介してクロック発生回路３３が起動され、
インバータ４４の出力側に第７図のｈに示すようなりロ
ック信号を生じるものである。

またオアゲート４１の出力がＨレベルとなると、インバ
ータ４６の出力はＬレベルとなるので゛、計数部５０の
リセットは解除され、計数部５０はカウント動作の可能
な状態となる。

第７図のｇは計数部５０の出力の変化を示すものであり
、クロック信号が立上がると、計数部５０の出力は０が
ら１に切り換わり、さらにもう一度クロック信号が立ち
上がると、計数部５０の出力は１から２に切り換わるも
のである。

ところで計数部５０の１の出力はオアゲート４１に入力
されているので、計数部５０のｌの出力がＨレベルで゛
ある間はオアゲート４１の出力側はＨレベルに保たれ、
クロック発生回路３３の発振動作は持続されるようにな
っている。

そしてこの計数部５０の１の出力はナントゲート４７を
介してシフトレジスタのクロック入力端子に供給される
ようになっている。

第７図において、ｆはこのクロック入力端子に供給され
るＳＲクロック信号の波形図を示しており、このＳＲク
ロック信号が立ち上がるタイミング、換言すれば計数部
５０のカウント値が１から２へ変化するタイミングにお
いて、伝送線ｌ上の信号レベルがシフトレジスタに読み
込まれるものである。

しかして伝送線ｌ上を伝送されるパルス信号が長パルス
である場合には、計数部５０のカウント値が２であると
きにパルス信号が立ち下がるようにパルス巾が設定され
ており、したがってシフトレジスタには論理値１が読み
込まれるようになっている。

また伝送線ｌ上を伝送されるパルス信号が短いパルスで
ある場合には、計数部５０のカウント値が１であるとき
にパルス信号が立ち下がるようにパルス巾が設定されて
おり、したがってシフトレジスタには論理値Ｏが読み込
まれる。

そして伝送線ｌ上のパルス信号がＬレベルに立ち下がっ
て、かつ計数部５０の１の出力がＬレベルに立ち下がる
と、オアゲート４１の出力はＬレベルとなるので゛、イ
ンバータ４６の出力がＨレベルとなり、計数部５０がリ
セットされる。

またクロック発生回路３３は発振を停止して次のパルス
信号が入力されるまで待機するものである。

以上の動作により、論理値１を長パルス、論理値０を短
パルスとして直列に伝送されてきた伝送信号をシフトレ
ジスタの各レジスタに読み込んで並列的なテ゛−夕に変
換することができる。

このようにしてシフトレジスタに得られた並列的なテ゛
−タのうち、アドレス信号に対応するデータは上述のよ
うに一致判別回路３６に送られてアドレスが一致してい
るかどうかを判定され、アドレスの一致した被制御部に
おいては、シフトレジスタに得られた並列的なデータの
うち、制御信号に対応するデータを受信制御回路３９に
入力してリレー３０に制御指令を送り負荷を制御するも
のである。

次に第７図口においてスタート同期パルスｍが入ると図
中ｋに示すインバータ４４の出力をカウントすることに
より計数部５０は同図ｊのようにしてカウントアツプす
るが、カウント値が９となるとインバータ５１の出力が
Ｌとなりインバータ４４の出力信号はアンドゲート４５
を通過しないため、計数部５０は９以上にカウントアツ
プすることがなく、又カウントアツプが停止するため、
入力信号が失なわれれリセットされるまで出力９の状態
を保持し続ける。

このため、スタート同期パルスの検出点を９としておき
、入カスタード同期パルスが仮りに計数部５０が１０以
上をカウントするパルス長であってもこの計数部５０は
９以上のカウントをしないため、１回転して７，８の出
力端から出力を出すことはない。

したがってシステムの始動時において、非常に長いパル
スを送り、被制御部Ｂ１・・・・・・ＢＮ側の電源を急
速に充電して正常動作に備えるような場合においても計
数部５０が誤動作するようなことはなく、シかもこのよ
うな非常に長いパルスを送ることにより各被制御部を強
制的に同期させてしまうことが可能となるものである。

更にこの回路は被制御部Ｂ １． Ｂ ２・・・・・・
が表示信号を出すさいにも利用で゛きるもので゛あって
、フリップフロップ５５が表示信号送出指令を受けると
セットしＱ端子からＨの出力を出し、ナントゲート４７
の出力を停止し、さらにオアゲート４１にＨ信号を入れ
るため無安定にマルチバイブレータよりなるクロック発
生回路３３は発振する。

この時もパルス巾判別をすると同時にカウントアツプす
るが、その動作を第８図に示す。

同図ａは計数部５０の出力状態であるが、この出力に応
じて表示信号が出て行くものであって、今カウント２に
なると同図すに示すような信号が計数部５０よりオアゲ
ート５４に伝送され、このオアゲート５４を介して同図
ｊのカウントタイミング２部分の出力が生じる。

次にカウント３となると、外部接点１の状態によりアン
ドゲート５３及びオアゲート５４を介し出力を生じるも
のであって、今仮に外部接点１が同図ｅに示すようにＨ
であれば、カウント３のタイミングにｄの信号が計数部
５０からアンドゲート５３に転送され、アンドゲート５
３はｄとｅとのアンドをとることによって同図ｆの信号
を出力し、オアゲート５４はｊに示すようにカウント３
のタイミングで゛もＨとなる。

次にカウント４のタイミングにはオアゲート５４出力は
Ｌとなり、カウント５のタイミングにはＣの信号が計数
部５０からオアゲート５４に転送され、このオアゲート
５４の出力はｊに示すようにカウント５のタイミング部
分がＨとなる。

この後カウント６になったとき、同図りに示す外部接点
２からの信号がＬであると、計数部５０からアンドゲー
ト５２に信号ｇが転送されてもこのアンドゲート５２の
出力ｉはＬを維持し、従って信号ｊのカウント６タイミ
ング部分はＬとなる。

かくて信号ｊに明らかなように、外部信号がＨのとき長
パルス信号が、Ｌのとき短パルス信号が送出されること
になるものであって、図示実施例では外部接点１がＨで
外部接点２がＬであるため、外部接点１の表示信号は長
パルス、外部接点２の表示信号は短パルスとなり、ｊに
示すような信号が制御部Ａに送られることになる。

本考案は以上のように構成されており、制御部から被制
御部に対して伝送されるパルス信号のパルス巾の長短に
より論理値１．０を表わしてこの論理値１，０の組合せ
によりアドレス信号や制御信号を伝送するようにした時
分割遠方制御装置において、被制御部内に、複数個の出
力を有する計数部と、計数部をカウントアツプするクロ
ック発生回路と、伝送線からテ゛−夕を入力するシフト
レジスタとを設け、計数部の特定の出力と伝送線上の信
号レベルとの論理和出力によりクロック発生回路を発振
制御し、この論理和出力の否定論理により計数部をリセ
ットするようにして、計数部の前記特定の出力の立ち下
がり時にシフトレジスタに伝送線上のパルス信号を読み
込むようにしたから、各パルス信号のパルス巾の長短に
対応して１または０の論理値をシフトレジスタ内に順次
読み込むことができ、しかもノイズ等の細い入力パルス
に対しては入力パルスの立ち下がりと共に計数部が自動
的にリセットされることになるので、ノイズ除去機能を
有しており、ノイズによる誤動作の可能性が少ないとい
う利点があり、また、計数部の最上位出力の否定論理を
アンドゲートに入力し、クロック発生回路の出力パルス
を前記アンドゲートを介して計数部のクロック入力に印
加するようにしたから、入力信号パルスが必要以上に長
くなった場合、例えばシステムの始動時において非常に
長いパルスを送り、被制御部側の電源を急速に充電して
正常動作に備えるような場合においても、計数部は最上
位出力の状態でカウント動作を停止することになるので
計数部が誤動作するおそれがないという利点を有するも
のである。

【図面の簡単な説明】

第１図は本考案によるパルス巾検出の原理説明図、第２
図は遠方制御装置の概略構成図、第３図は本考案実施例
の制御部のブロック図、第４図は同上の被制御部のブロ
ック図、第５図は同上のタイムチャート、第６図は同上
のパルス巾判別回路の具体回路図、第７図イ９口は夫々
同上の受信信号パルス巾判別時のタイムチャート、第８
図は同上の表示信号作成時のタイムチャート、第９図は
従来例のパルス巾検出の原理説明図、第１０図は第９図
のパルス巾検出における検出点設定の説明図であり、Ａ
は制御部、Ｂ１・・・・・・ＢＮは被制御部、Ｃはパル
ス巾判別回路、３３はクロック発生回路、３４はカウン
タである。

Claims (1)

【実用新案登録請求の範囲】
1. 制御部と複数個の被制御部とを一対の伝送線によって接
   続し、制御部から被制御部に対して伝送されるパルス信
   号から被制御部の駆動電源を得る電源部を各被制御部に
   設け、個々のパルス信号のパルス中の長短によって表わ
   される１または０の論理値の組合せにより、各被制御部
   に対するアドレス信号を伝送し、このアドレス信号に続
   けて、同じくパルス中の長短によって表わされる１また
   は０の論理値の組合せからなる制御信号を伝送するよう
   にした時分割遠方制御装置において、被制御部内に、複
   数個の出力を有しかつクロック入力があるたびに最下位
   出力から順次最上位出力までのいずれか１つの出力のみ
   がＨレベルとなるようにカウントアツプされる計数部と
   計数部をカウントアツプするためのクロック発生回路と
   、伝送線からの信号入力をデータ人力するとデータ読込
   用のシフトレジスタとを設けて、計数部の最上位出力の
   否定論理をアンドゲートに人力し、クロック発生回路の
   出力パルスを前記アンドゲートを介して計数部のクロッ
   ク入力に印加し、計数部の最上位および最下位出力以外
   の特定の出力と、伝送線からの信号人力との論理和出力
   をクロック発生回路の発振制御端子に印加し、前記論理
   和出力の否定論理を計数部のリセット端子に接続し、計
   数部の前記特定の出力の立下がり時に前記シフトレジス
   タにテ゛−タ読込クロック信号を入力して、シフトレジ
   スタ内の各レジスタに伝送線上の各パルス信号のパルス
   中の長短に対応する１またはＯの論理値を読み込み、シ
   フトレジスタに読み込まれたゲータのうちアドレス信号
   に対応するデータを被制御部のアドレス判定回路に入力
   し、アドレスの一致した被制御部における被制御負荷を
   、シフトレジスタに読み込まれたテ゛−夕のうち、制御
   信号に対応するテ゛−夕の１または０の論理値の組み合
   わせに応じて制御するようにして戒ることを特徴とする
   時分割遠方制御装置。