JP2001337838A

JP2001337838A - 中央処理装置への割込信号発生装置及び割込方法

Info

Publication number: JP2001337838A
Application number: JP2000158350A
Authority: JP
Inventors: Yuji Kawase; 裕司川瀬
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-05-29
Filing date: 2000-05-29
Publication date: 2001-12-07

Abstract

(57)【要約】【課題】ＣＰＵの動作を停止させて省電力化を図るス
リープモードから起動状態に復帰させるための割り込み
の発生条件を、種々の環境変化に対応させるように設定
することができ、かつ、設定した割り込み発生条件を容
易に変更することができる割り込み信号発生装置及び方
法を提供すること。【解決手段】入力信号から所定の条件に従い入力信号
のパターンを生成し、入力信号パターンと所定のパター
ンデータとを比較して両者が一致した場合に割り込み信
号を発生させる。入力信号と比較する所定のパターンデ
ータは、バスを介してＣＰＵから設定し又は変更するこ
とが可能な構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＰＵへの割込信号
発生装置に関し、特にスリープモードと通常モードを設
定することが可能な装置において、センサ出力や回線信
号によってスリープモードを解除し、通常モードに移行
させるための割込信号発生装置、割込信号発生方法及び
その方法を記録した記録媒体に関する。

【０００２】

【従来の技術】従来技術においては、例えば一定時間キ
ーボードの操作がないとき表示部の輝度を落したり、一
定時間Ｉ／Ｏアクセスが行われないとき入出力装置の電
源供給を停止すること等により省電力化（このような状
態を省電力モードと呼ぶ）を行っている。尚、この明細
書において、省電力モードとは、装置の一部だけが動作
可能にセットされ、他の大部分が電源断の状態にあり、
動作不能の状態にあることを言う。

【０００３】このような省電力モードの解除方法として
は、例えばキーボードを再操作することにより表示部の
輝度を上げたり、Ｉ／Ｏアクセスを行うことで入出力装
置に電源供給を行う方式が知られている。

【０００４】また、例えば特開平８−２４９０８１及び
特開平５−３２０１８号公報には、省電力を効果的に行
うために、消費電力の大きいＣＰＵをスリープモードに
する方式も開示されている。なお、一般に、ＣＰＵのス
リープモードとは、ＣＰＵが割り込みポート等、一部の
端子に入力された信号だけを取り込み可能な状態にある
ことを言う（ＣＰＵ自体は、演算処理等を実行できる状
態にない）。

【０００５】

【発明が解決しようとする課題】これらの従来技術にお
いては、通常動作モード、スリープモード等の各モード
間の状態変移については、詳細な説明がなされているも
のの、ＣＰＵのスリープモードから動作モードに復帰す
る際の割り込み処理については、十分な説明がされてい
ない。すなわち、カバーオープンとなったり、センサが
伝票等を検知すると直ちにＣＰＵの割り込みポートに検
知信号を送り、割り込み処理を行うとの説明がなされて
いる。

【０００６】しかし、カバーオープン等を検知したとき
にその検知信号により直ちに割り込み信号を発生させる
構成では、例えばノイズの発生などのように本来の割り
込み条件でないにも関わらず、割り込み信号を送りＣＰ
Ｕを起動させるおそれもある。また、どのような条件で
割り込み信号を具体的に発生させるかについては、エラ
ー等の状況、動作モードからスリープモードに移行する
ときの状態等によって、変更することが望ましい場合も
ある。

【０００７】例えば、ＣＰＵがスリープモード状態にあ
る場合に、所定の状況の変化が起こったら、ＣＰＵを起
動して動作モードに復帰させる必要がある。例えば、も
し電源に異常が発生した場合等には、ただちに所定の警
告を発する必要がある他、必要に応じて電源の切断等の
処置が必要になる。また、インクタンクが外されたり、
カバーが開けられた場合にも、その状態に応じて適切に
処理することが必要となる。どのような状況変化があっ
たときにＣＰＵを動作モードに復帰させるかは、その装
置の基本的な設計思想若しくは装置にどのような機能を
付与させるかにより異なってくるため、割り込み条件設
定の自由度が高いことが望ましい。

【０００８】他方、各種装置の実際の使用環境は多種多
用であることから、その環境変化の認知するための時間
軸のスケールが大幅に異なる場合や、複雑な条件を考慮
した正確な割りこみ処理が必要とされる。

【０００９】そこで、本発明は、センサ等からの入力信
号に所定の処理を施すことにより、入力信号が所定の条
件を満足するときに限り割り込み信号をＣＰＵに送出す
る割り込み信号発生方法及び装置を提供することを目的
とする。

【００１０】また、本発明の他の目的は、割り込み設定
条件の自由度の高い割り込み信号発生装置を提供するこ
とである。

【００１１】更に本発明の他の目的は、割り込み信号を
出力する条件をＣＰＵから容易に変更することができる
割り込み信号発生方法及び装置を提供することにある。

【００１２】さらに本発明は、外部通信回線から送信さ
れた所定の信号パターンを受信したときにＣＰＵへの割
り込み信号を出力する割り込み信号発生方法及び装置を
提供することを目的とする。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、本発明者等は研究を重ね、以下の発明完成した。す
なわち、センサ等から出力された入力信号から信号パタ
ーンを生成し、その信号パターンが所定のパターンと比
較し、比較結果に基づき割り込み信号を発生を制御する
ことにより、上記目的を達成するものである。

【００１４】本願発明の第１の態様にかかる割込信号発
生装置は、所定の条件に従い入力信号から信号パターン
を発生する信号パターン生成部と、発生した前記信号パ
ターンを所定のパターンデータと比較して一致したとき
に一致信号を出力するパターン比較部と、前記一致信号
を受信したときに割り込み信号を発生する割込信号生成
部とを有することを特徴とする。

【００１５】例えば、電源電圧の異常、用紙検知センサ
の異常検知、インクセンサの異常検知などの入力があっ
たときに、その入力信号を所定の時間間隔で区切り各時
間毎の信号の存在の有無で信号パターンを生成し、その
信号パターンが所定のデータパターンと一致するかどう
かを比較して、割り込み信号の発生を制御する。これに
より、ノイズなどによる割り込み信号の発生を防止する
ことができる。

【００１６】本発明の第２の態様にかかる割込信号発生
装置は、パターン比較部が、中央処理装置から記憶内容
を書き換え可能であり所定のパターンデータを記憶する
パターンデータ記憶部を備えることを特徴とする。例え
ば、パターンデータを記憶するパターンデータ記憶部を
ＣＰＵからアクセス可能なレジスタにより構成し、ＣＰ
Ｕからパターンデータを変更可能にする。これにより、
信号パターンと比較するパターンデータを簡単に変更で
きるようになる。

【００１７】本発明の第３の態様にかかる割込信号発生
装置は、信号パターン生成部が入力信号が入力されるシ
フトレジスタを含み、入力信号を所定のクロックパルス
で順次シフトすることにより各シフト段の出力から前記
信号パターンを作成することを特徴とする。

【００１８】例えば、４段又は５段のシフトレジスタを
設け、所定の長さのクロックにより入力信号をシフトす
る。入力信号が継続すると、クロック入力毎にシフトレ
ジスタの各段の出力が順次シフトしていくので、シフト
レジスタの出力を並列に取り出すことにより入力信号パ
ターンが作成される。

【００１９】本発明の第４の態様にかかる割込信号発生
装置は、信号パターン生成部が、シフトレジスタのシフ
トクロックを選択するためのクロック選択装置を、さら
に備えることを特徴とする。

【００２０】入力信号の種類によって、異常と判断すべ
き信号出力の長さは異なるため、パターン信号を作成す
るクロックもその入力信号の種類に応じて、ＣＰＵから
適切なクロックを選択可能に構成したものである。

【００２１】本発明の第５の態様にかかる割り込み信号
発生装置は、割込信号生成部が、ＣＰＵから送信される
制御データに基づいて、割り込み信号の出力条件を変更
可能であることを特徴とする。

【００２２】例えば、入力信号から作成した信号パター
ンと所定のパターンが一致したとしても、その場合に常
に割り込みを発生することが望ましいとは限らない。Ｃ
ＰＵがスリープモードになる前の状態によっては、さら
に別の条件が加わった場合に割り込み信号を出力するよ
うにすることが好ましい場合もある。もし、このような
特別の条件が不要であれば、この制御データを条件無し
に設定することにより、一致信号により直ちに割り込み
信号を発生させることも可能である。具体的なデータの
設定は、例えば、バスラインを通じてＣＰＵからデータ
を設定可能に構成する。このような構成により、スリー
プモードに遷移する前にカウントを変える等、状況に応
じて割込条件を簡単に変更することが可能となる。

【００２３】本発明の第６の態様にかかる割込信号発生
装置は、割込信号生成部が、一致信号が所定の期間連続
して出力されていることを条件に割り込み信号を出力す
ることを特徴とする。長期間入力信号が出力されている
場合のみ割り込み信号を生成するものである。

【００２４】本発明の第７の態様にかかる割り込み信号
発生装置は、割込信号生成部が、一致信号が継続して出
力されている間所定のクロックでカウントアップされ一
致信号の出力が無いときにはリセットされるカウンタを
含み、当該カウンタの出力が所定のカウント数になった
ときにＣＰＵに割り込み信号を送出することを特徴とす
る。

【００２５】これにより、例えば、カウンタを比較的長
い周波数のクロックでカウントアップするように構成す
ることにより、非常に長い信号が継続して入力された場
合にのみ割り込み信号を発生させる場合であっても、長
いシフトレジスタ及びその出力を比較するための長い比
較装置が不要となる。

【００２６】本発明の第８の態様にかかる割込信号発生
装置は、割込信号発生装置のパターン生成部は、外部か
ら入力された信号パターンをそのまま出力可能であるこ
とを特徴とする。この構成によると、ホスト装置から送
信されたデータをパターン生成部に直接設定することが
でき、ホスト装置からスリープモード中のＣＰＵを起動
させることが可能となる。

【００２７】本発明の第９の態様に係る割込信号発生方
法は、（ａ）入力信号から所定の条件に従い信号パター
ンを作成する工程と、（ｂ）作成した前記信号パターン
と所定のパターンデータとを比較し、一致したときに一
致信号を発生する工程と、（ｃ）前記一致信号に基づ
き、ＣＰＵに対して割り込み信号を出力する工程とを備
えることを特徴とする。どのようなパターンをどのよう
にして発生させるかは当業者が自由に決めることができ
る。また、所定のパターンデータをどのように記憶して
おくかも自由である。

【００２８】本発明の第１０の態様にかかる割込信号発
生方法は、工程（ａ）が、入力信号を所定のクロック入
力に基づいて順次シフトすることにより、各シフト段の
出力から信号パターンを作成する工程とからなり、工程
（ｂ）が、前記信号パターンと、予め設定された所定の
パターンデータとを比較して、一致したときに一致信号
を発生する工程とからなることを特徴とする。入力信号
を順次シフトして各シフト段の全出力を並列に取り出す
ことにより、入力信号の長さとシフトクロックの周波数
に応じた信号パターンの生成が可能となる。

【００２９】本発明の第１１の態様にかかる割込信号発
生方法は、記工程（ｃ）が、一致信号を受信し、さらに
他の条件を満足したときに限り割り込み信号を出力する
工程からなることを特徴とする。割込条件をさらに付加
することにより、より複雑な割込処理が可能となる。こ
の割込条件の設定も当業者が自由に確定できるものであ
る。特に、ＣＰＵから条件を設定し、変更するようにす
ることが好ましい。この構成によりＣＰＵの動作中にそ
の環境変化に応じて自由に割込条件の設定を変更するこ
とができる。

【００３０】本発明の第１２の態様にかかる割込信号発
生方法は、工程（ｃ）が、一致信号が所定の期間連続し
て出力されているときにＣＰＵに割り込み信号を出力す
る工程からなることを特徴とする。これにより、長い入
力信号であっても正確に検出することが可能となる。

【００３１】本発明の第１３の態様にかかる割込信号発
生方法は、工程（ａ）が、外部から所定の信号パターン
を受信したときに、信号パターンの作成に代えて、外部
から受信した信号パターンをそのまま出力する工程から
なり、外部から入力される信号パターンによりＣＰＵへ
の割り込み信号を発生することを特徴とする。これによ
り、外部からの特定の信号パターンを受信したときにＣ
ＰＵへの割り込み信号を発生することができ、これによ
り、ホスト装置から所定のパターンデータを送信して、
スリープモード中のＣＰＵを起動させることが可能とな
る。

【００３２】

【発明の実施の形態】以下、図面を参照しつつ、本発明
の実施形態を詳細に説明する。

【００３３】本明細書では、本発明の構成を説明するた
めに、本発明をプリンタに適用した例を用いて説明する
が、本発明はプリンタに限らず、ＣＰＵにより制御され
るあらゆる装置について適用可能である。

【００３４】図１は、本発明にかかる割り込み信号発生
装置をプリンタに使用する場合の構成を示す図である。
図中、１はＣＰＵであり、少なくとも通常の動作モード
と、省電力のためのスリープモードを有している。ＣＰ
Ｕには、バスライン２５を介して、印刷機構２、インタ
ーフェイス（Ｉ／Ｆ）７、ＲＯＭ８、ＲＡＭ９等が接続
されている。

【００３５】ＲＯＭ８及びＲＡＭ９には、ＣＰＵ１の制
御用ソフトウェア（ファームウェアを含む）及びデータ
が記憶されている。ＣＰＵ１は、これらの制御用ソフト
ウェア等による制御の下、インターフェース７を介して
ホスト装置から送信された印刷命令及び印刷データに従
って、印刷を行うように印刷機構２を制御する。

【００３６】印刷機構２は、印刷機構駆動回路３及びこ
れに接続されたヘッド４、モータ５、及びプランジャ６
等により構成されており、印刷機構駆動回路３がＣＰＵ
１の指示に基づき各部を制御する。

【００３７】ＣＰＵ１には更に、割込信号発生装置１０
が接続されている。割込信号発生装置１０は、状況の変
化に応じて割りこみ信号を生成して、割り込み信号ライ
ン２６を介して、ＣＰＵ１の割りこみポートに割り込み
信号を出力する。割込信号発生装置１０は、ＣＰＵ１が
スリープモードのときであっても動作するように構成さ
れている。スリープモード中のＣＰＵ１の割りこみポー
トに割り込み信号が入力されると、ＣＰＵ１は起動し、
スリープモードから動作状態に戻すための各種処理を実
行する。

【００３８】ＣＰＵ１は、省電力のために一定時間以上
動作しない場合には、動作状態からスリープモードに移
行する。どのような状況下で、スリープモードに遷移さ
せるかは、その装置の種類、使用形態等に応じて決定す
ることができる。モードの遷移に関しては、前述の特開
平５−３２０１８号公報に詳しく説明されている。本発
明は、スリープモードから動作モードへ復帰するための
割り込み信号の発生に関するものであるので、動作モー
ドからスリープモードへの遷移については、これ以上の
説明はしない。必要があれば、上述の公報を参照された
い。

【００３９】ＣＰＵ１がスリープモード状態にある場合
に、所定の状況の変化が起こったら、ＣＰＵ１を起動し
て動作モードに復帰させる必要がある。例えば、もし電
源に異常が発生した場合等には、ただちに所定の警告を
発する必要がある他、必要に応じて電源の切断等の処置
が必要になる。また、インクタンクが外されたり、カバ
ーが開けられた場合にも、その状態に応じて適切に処理
することが必要となる。どのような状況変化があったと
きにＣＰＵを動作モードに復帰させるかは、その装置の
基本的な設計思想若しくは装置にどのような機能を付与
させるかにより異なってくるため、割り込み条件設定の
自由度が高いことが望ましい。

【００４０】図1では、電源異常検出１１、プリンタカ
バーオープン１２、印字用紙が無くなくなったことを検
知した場合１３、インク無しの場合１４等の信号が、割
込信号発生装置１０に入力されることが例示されてい
る。これらの状況は、スリープモード中に発生する可能
性があり、例えば、インクタンクが外された場合には、
警告を発する他、印刷命令があっても印刷を開始しない
ように制御する必要があり、電源電圧が高くなった場合
などの電源異常により、他の正常な部分を壊さないよう
にするために、直ちに電源を切り離す等の処置が必要に
なる。

【００４１】図２に、割り込み信号を発生させて、ＣＰ
Ｕ１をスリープモードから動作モードに遷移させる要因
すなわち、入力信号１〜ｎとなる検知事項を例示する。
図２にあるように、基本的には、電源電圧の異常、その
他各種センサにより異常状態を検知した場合などに割り
込み信号を発生して、ＣＰＵを動作モードに遷移させる
ことが多い。この他、図２にもあるように、スリープモ
ード中にオペレータがペーパーフィード等のスイッチを
押下する等の動作指示があった場合も割り込み原因とな
る。尚、図２では、ＣＰＵ１をスリープモードから動作
モードに遷移させる要因を示しているが、これらの要因
はスリープモード時だけでなく動作モードにも割込要因
となる。但し、ＣＰＵ１の動作モード時には、図２に記
載した要因だけでなく、例えば、ウォッチドッグタイマ
のタイムアウト等もＣＰＵ１への割込要因となる。ウォ
ッチドッグタイマはＣＰＵ１の暴走を検知するためのタ
イマであり、暴走状態が発生したら、割込処理によりＣ
ＰＵ１の暴走を停止させ、所定の対応処理を実行するも
のである。

【００４２】尚、図２に示されているスリープモードか
らの割込要因も例示に過ぎず、この他の要因により割り
込み信号を発生させることもできる。例えば、後述する
ように、ホスト装置からの命令により、ＣＰＵに割り込
みを発生させて、スリープモードから動作モードに起動
させるよう構成することも可能である。

【００４３】次に、図３を用いて本発明の割込信号発生
装置１０の第１の実施例を説明する。図３は、本発明に
かかる割込信号発生装置１０の第１の実施例の構成を示
す機能ブロック図である。割込信号発生装置１０には、
図１の電源異常検知１１、カバーオープン１２等の検知
信号が入力信号１〜ｎとして入力される。割込信号発生
装置１０には、各入力信号１〜ｎに対応してそれぞれ割
込信号発生ユニット２０が合計ｎ個設けられている。

【００４４】各割込信号発生ユニット２０は同じ構成の
ものを使用可能であるので、図３では入力信号１に対応
する割込信号発生ユニット２０についてのみ内部構成が
示されている。

【００４５】割込信号発生ユニット２０は、パターン生
成部２１、パターン比較部２２及び割込信号生成部２３
とから構成されている。パターン生成部２１では、入力
信号から所定の信号パターンを生成する。パターン生成
部２１における信号パターンの生成は、バスライン２５
を介してＣＰＵから設定される条件等によって制御され
る。パターン生成部２１で生成された信号パターンは、
パターン比較部２２に出力される。

【００４６】パターン比較部２２では、パターン生成部
から受信した信号パターンと所定のパターンデータとを
比較する。比較する所定のパターンデータは、バスライ
ン２５を介してＣＰＵ１から送信される。パターン比較
部２２による比較の結果、信号パターンが所定のパター
ンデータと一致すると、一致信号が割り込み生成部２３
と状態記憶レジスタ２４に出力される。

【００４７】状態記憶レジスタ２４は、出力された一致
信号を対応するビット信号として記憶する。ＣＰＵ１
は、割り込み発生後の処理ルーチンで、この状態記憶レ
ジスタの内容を読み取ることにより、割り込み原因を知
ること及びどのようなエラーが発生しているのか等の装
置の状態を確認することが可能となる。

【００４８】割込信号生成部では、一致信号が受信した
ときに割り込み信号をＣＰＵ１に送出するかどうかを確
定する。すなわち、一致信号を受信したときに直ちに割
り込み信号を出力するのではなく、所定の条件を満足し
ている場合にのみ、割り込み信号を出力する。これは、
各種の入力信号１〜ｎのいずれかが所定の信号パターン
であったとしても、さらに他の条件を満足しない限り、
スリープモードを維持するようにするものである。この
場合には、割り込みは発生しないが、一致信号が発生し
た状態は、状態記憶レジスタ２４に記憶されるので、後
刻割りこみが発生したときに、その事実を確認可能であ
り、その状態に応じた適切な処理を行うことが可能であ
る。

【００４９】割り込み信号を出力するための条件は、バ
スラインを介してＣＰＵ１から設定可能であり、具体的
な条件はその装置の基本設計事項として、自由に設定可
能である。

【００５０】このように、入力信号から信号パターンを
生成する条件の設定、一致信号を出力するためのパター
ンデータの設定、及び割り込み信号を発生するための条
件の設定を、ＣＰＵ１から自由に設定可能である。その
ため、各種装置の多種多用な実際の使用環境に合わせ
て、状況変化の時間軸スケールの相違及び複雑な条件等
を考慮した正確な割りこみ処を行わせることが可能とな
る。

【００５１】次に図４を用いて、本発明の第２の実施例
を説明する。図４は、本発明にかかる割込信号発生装置
１０をより詳細に示す第２の実施例を示す機能ブロック
図である。図４においては、パターン生成部２１がクロ
ック選択部３１及びシフトレジスタ３０により構成され
ている。クロック選択部３１には、分周器３７で複数の
クロックに分周されたクロックが入力され、クロック選
択記憶部３２の出力により使用するクロックが選択され
る。このようにクロックを選択可能とすることにより、
検知しようとする事象に対応する適切なクロックを使用
して、信号パターンを生成することが可能となる。

【００５２】どのクロックを使用するかは、ＣＰＵ１か
ら予めクロック選択記憶部３２に設定され、必要に応じ
て、ＣＰＵ１から適宜変更可能である。また、分周期３
７を割込信号発生ユニット２０の外に設けたのは、入力
信号１〜ｎに共通して１個の分周期３７を設けることに
より、全ての割込信号発生ユニット２０に複数のクロッ
クを提供することができるようにするためである。

【００５３】シフトレジスタ３０には、入力信号１が入
力され、選択されたクロック信号により、順次シフトさ
れる。図４では、４段のシフトレジスタを使用している
が、４段以上又は以下のシフトレジスタを用いることも
可能である。シフトレジスタ３０の各出力段の出力信号
は信号パターンとして、パターン比較部２２に出力され
る。

【００５４】パターン比較部２２は、一致検出部３３と
パターンデータ記憶部３４とから構成されている。一致
検出部３３は、予めＣＰＵ１からパターンデータ記憶部
３４に設定されたパターンデータとシフトレジスタ３０
の各出力段からのパラレル出力とを比較し、一致した場
合に一致信号を状態記憶レジスタ２４及び割込信号生成
部２３に出力する。

【００５５】割込信号生成部２３は、状態変化検出部３
５と、割込設定レジスタ３６とからなる。状態変化検出
部３５は割込設定レジスタ２３に記憶している条件を満
たしているときに割込信号を出力する。割込信号設定は
ＣＰＵ１から設定される。

【００５６】図５を用いて、シフトレジスタ３０の出力
と、一致信号の関係を説明する。図５は、クロックと、
入力信号１と、一致信号の出力タイミングを示すタイミ
ングチャートである。尚、この例では、パターンデータ
として“１１１０”が設定されているものとする。ま
た、シフトレジスタは、動作開始直後“００００”に初
期化されているものとする。

【００５７】今、所定のクロックが選択され、入力信号
１が図５に示すタイミングでハイレベル（以下“Ｈ”と
表示する）になったとする。尚、本シフトレジスタは、
クロックの立ち上がりでシフト入力データを順次シフト
するものとする。クロック“０”の立ち上がりタイミン
グでは、入力信号１はローレベル（以下“Ｌ”と表示す
る）であるので、シフトレジスタ３０は入力信号の変化
を捉えることはできない。従って、この時点では、シフ
トレジスタ３０の各出力段の出力は“００００”であ
る。

【００５８】次のクロック信号であるクロック“１”の
立ち上がり時には入力信号１は“Ｈ”になっているの
で、シフトレジスタ３０の出力段１から“Ｈ“が出力さ
れる。従って、この時点におけるシフトレジスタ３０の
各出力段の出力は“１０００”である。

【００５９】クロック“２”の立ち上がり時にも入力信
号１は入力されているので、このタイミングでは、出力
段１及び３の出力が“Ｈ”になり、シフトレジスタ３０
の各出力段の出力は“１１００”となる。

【００６０】同様にして、クロック“３”のときのシフ
トレジスタ３０の各出力段の出力は“１１１０”とな
る。これは、パターンデータ“１１１０”と一致するの
で、サンプリング信号のタイミングで、一致信号が
“Ｈ”となる。

【００６１】クロック“４”のタイミングでは、シフト
レジスタ３０の各出力段の出力は“１１１１”となるの
で、パターンデータ“１１１０”と一致せず、一致信号
はこれ以後出力されない。このような構成とすることに
より、以下のような効果を得ることができる。まず、一
定期間以上連続して信号の入力が無い限り一致信号は出
力されないために、ノイズによる誤動作を防止できる。
また、パターンデータ“１１１０”と一致した場合だけ
一致信号を出力する構成であるので、入力信号が長期間
継続している場合でも一致信号は、パターンが一致して
いる所定の期間だけした出力されず、割込信号が連続し
て出力されることを防止することができる。

【００６２】逆に一致信号を連続して出力させておき、
割込信号生成部２３において、他の条件で割込信号の発
生を制御したい場合には、一致信号が発生したらその状
態をラッチ又はフリップフロップ等で保持するように構
成することも可能である。また、パターンデータを“１
１１１”と設定しておくことにより、一致信号を保持さ
せることもできる。パターンデータが“１１１１”に設
定されていると、図５の最下段に示す通り、シフトレジ
スタ３０の全出力が“Ｈ”になった後、入力信号１が
“Ｈ”である限り、一致信号が継続して出力される。こ
のようにパターンデータを“１１１１”と設定して一致
信号を連続出力させる場合には、入力信号１〜ｎが無く
なると、自動的に一致信号も出力されないので、ラッチ
等に記憶させる場合と異なりリセット動作が不要である
という効果も有する。

【００６３】このように、信号パターンとパターンデー
タとが一致するときに割込信号信号を出力する構成とす
ることにより、ホスト装置５０からＣＰＵ１をスリープ
モードから動作モードに遷移させるよう構成することが
できる。

【００６４】図６を用いて説明する。図６は、スリープ
モード中のプリンタのような通信端末装置６０を、本発
明にかかる割込信号発生装置１０を使用して、ホスト装
置５０から動作モードに遷移させる場合を説明するため
の機能ブロック構成図である。図６には、ホスト装置５
０と、ホスト装置に接続された通信端末装置（例えばプ
リンタ）６０を示しており、通信端末装置６０は本発明
にかかる割込信号発生装置１０を有している。図６で
は、説明を簡単にし、説明の要点をわかりやすくするた
め、通信端末装置６０の詳細部分は省略してある。今、
通信端末装置６０の割込信号発生装置１０のパターンデ
ータ記憶部３４（図４）にはパターンデータ“１１１
０”が記憶されているものとする。

【００６５】ホスト装置５０が通信端末６０のＣＰＵ１
を動作モードに遷移させることを希望する場合、ホスト
装置５０はデータ“１１１０”を通信端末６０に送信す
る。通信端末６０のレベル変換部２７、プロトコル変換
部２８及び割込信号発生装置１０は、ＣＰＵ１がスリー
プモード中であっても、動作している。従って、ホスト
装置５０から送信されたデータ“１１１０”は受信さ
れ、レベル変換器２７、プロトコル変換器２８を経て、
割込信号発生装置１０のシフトレジスタ３０に入力され
る。

【００６６】ホスト装置５０からの受信データ“１１１
０”を、シフトレジスタ３０に設定する方法は、当業者
にとって周知の各種の手段を採用可能であるが、ここで
は、シリアルインターフェースの場合と、パラレルイン
ターフェースの場合とに分けた代表的な例を説明する。

【００６７】シリアルインターフェースの場合、プロト
コル変換部２８から、受信データを所定のクロックに同
期させてシリアルデータとしてシフトレジスタ３０に出
力するよう構成する。このとき、クロック選択部３１に
より、シリアルデータの同期クロック（図示せず）をシ
フトクロックとして選択することにより、プロトコル変
換部２８から受信データがシリアルにシフトレジスタ３
０に入力される。パラレルインターフェースの場合に
は、例えば、受信データ“１１１０”をシフトレジスタ
３０にパラレルに直接入力するように構成する。

【００６８】今、パターンデータ記憶部３４にはパター
ンデータ“１１１０”が記憶されているので、シフトレ
ジスタに“１１１０”が設定されると、一致検出部から
一致信号が出力される。状態検出部３５は、一致信号を
受信すると、信号ライン２６を介して割込信号をＣＰＵ
１の割込ポートに送出する。これにより、ＣＰＵ１は割
込処理ルーチンに入りスリープモードから動作モードに
遷移する。

【００６９】図７を用いて、本発明にかかる割込信号発
生装置１０の第３の実施例を説明する。図７は、本発明
の割込信号発生装置１０の第３の実施例にかかる割込信
号発生ユニット２０の機能ブロック図である。図７の割
込信号発生ユニット２０と図５の割込信号発生ユニット
２０の違いは、図７の割込信号発生ユニット２０におい
ては、クロック選択部３１とシフトレジスタ３０の間に
タイマ３８と、タイマ選択記憶部３９を設けたことであ
る。このような構成とすることにより、シフトレジスタ
３０に入力するクロック信号の周期をさらに変化させる
ことができ、シフトクロックを種々変化させることが可
能となる。

【００７０】次に図８を用いて本発明の割込信号発生装
置１０の第４の実施例を説明する。図８は、本発明にか
かる割込信号発生装置１０の割込信号発生ユニット２０
の機能ブロック図であり、既に説明した他の実施例との
共通部分は１部省略して示している。既述した他の実施
例と異なる部分は、割込信号生成部２３が、１６ビット
カウンタ４１、カウント比較部４２及びカウント記憶部
４３とから構成されている点である。

【００７１】この実施例では、一致信号は１６ビットカ
ウンタ４１のイネーブル入力端子Ｅｎ及びクリア入力端
子とＣＬＲに入力されている。従って、一致信号が出力
されている限り、カウントし続けるが、一致信号が出力
されないとリセットされ、次の一致信号が出力されたと
きに再びカウントを再開する。このような構成は、一定
の期間以上一致信号が連続して長期間出力される場合に
有用である。尚、本実施例では、１６ビットカウンタ４
１を使用しているが、これは例示であり、１６ビット以
上のカウンタ又はこれ以下のカウンタを使用することも
できる。

【００７２】１６ビットカウンタ４１の出力はカウント
比較部４２に入力される。カウント比較部４２にはカウ
ント記憶部４３からの出力も入力されており、両入力が
比較される。カウント記憶部４３には、予めＣＰＵ１に
より所定のカウントが設定されている。１６ビットカウ
ンタ４１のカウントとカウンタ記憶部４３のカウントが
一致すると、割込信号がＣＰＵ１の割込ポートに出力さ
れる。割込ポートに割込信号が入力されるとＣＰＵが起
動され、ＲＯＭ８又はＲＡＭ９に記憶された割込処理ル
ーチンに従って、割込原因の確認及び必要な対応処理等
が実行される。

【００７３】図８に示す第４の実施例にかかる割込信号
発生ユニット２０は、通常の信号より長い入力信号１〜
ｎの存在を条件に割込信号を発生させる場合に有効であ
る。長い入力信号の存在を短い周期のクロックで検知す
る場合にはシフトレジスタ３０の出力段の数を相当数増
やす必要がある。一方、入力信号１〜ｎは多種多様であ
るので、パターン生成部２１の入力信号を一律に長くす
ることはできない。例えば、割込条件として判断する場
合に必要な信号の周期は、短いものと長いものでは１０
００倍を超える場合（短い信号では２０μｓ、長い信号
では２０ｍｓ等）も考えられる。

【００７４】検知しようとする入力信号の長さが１００
０倍も長くなると、分周器３７により対応する周波数の
クロックを作成することは現実的ではないばかりでな
く、正確なパターン生成ができなくなるという問題があ
る。シフトレジスタ３０ではシフトクロックの立ち上が
り又は立下りのタイミングで入力信号をサンプリングす
る。したがって、シフトクロックの１周期の中間で入力
信号１〜ｎが無くなっても、次のサンプリングタイムに
入力信号１〜ｎが存在すると、何事もなかったように入
力信号が順次シフトされ、その変化を認識できない。

【００７５】シフトクロックの周期が長くなるとこのよ
うな危険が大きくなるので、シフトクロックの周期をあ
まり長くすることは好ましくない。これは、第３の実施
例においてタイマ３８により、クロックの周期を長くす
るようにした場合にも同様である。

【００７６】このような問題をさけるために、短い周期
のシフトクロックを使用するとすると、長い入力信号の
信号パターンを生成するためには、パターン生成部２１
のシフトレジスタ３０のシフト段を非常に長くしなけれ
ばならない。

【００７７】以上の説明でわかるように、図８に示す第
４の実施例にかかる割込信号発生ユニット２０は、例え
ば第２又は第３のの実施例の割込信号発生ユニット２０
等と組み合せて使用する場合に極めて有用となる。すな
わち、一般的な長さの入力信号１〜ｎについては第２又
は第３の実施例の割込信号発生ユニット２０を使用し、
これらの入力信号よりかなり長い入力信号については第
４の実施例にかかる割込信号発生ユニット２０を使用す
るというように、異なる種類の割込信号発生ユニット２
０を組み合せて使用することができる。

【００７８】次に図９のタイミングチャートを用いて、
図８の割込信号発生ユニット２０により割込信号が出力
されるのタイミングを説明する。１６ビットカウンタ４
１はクロック信号２によりカウントされる。非常に長い
入力信号を検出する場合には、一般的には、クロック信
号２はパターン生成部２１のクロック１より長いクロッ
クを使用することが好ましい。一致信号が“Ｌ”から
“Ｈ”に変化すると、カウンタイネーブルが“Ｈ“とな
り、カウントが開始される。１６ビットカウンタ４１の
カウントがカウント記憶部４３のカウント一致すると、
一致信号が出力されて、これにより割込信号が一定期間
出力される。

【００７９】一致信号がカウント一致前に出力されなく
なると（破線で表示）、カウンタはクリアされ（図９最
下段）、カウント一致信号が出力されない。そのため割
込信号も出力されず、割込は発生しない。

【００８０】

【発明の効果】以上説明したように、本発明によると、
入力信号から所定の信号パターンを生成し、所定のパタ
ーンデータと比較し、一致したときにのみ割り込み信号
をＣＰＵに送出することにより、ノイズ等に強く、所定
の入力信号が存在するときに限って割りこみ信号を正確
にＣＰＵに出力することができる。

【００８１】また、本発明では、ＣＰＵから簡単に、ク
ロックの選択、パターンデータの設定又は変更、割込条
件の設定が可能であるため、割込条件の設定に関し自由
度の高い割り込み信号発生装置を提供することができ
る。さらに本発明は、外部通信回線から送信された所
定の信号パターン入力信号として割込信号検出装置に入
力することにより、他に特別な装置を設けることなく、
ホスト装置からＣＰＵをスリープモードから動作モード
へ遷移させることができる。

【図面の簡単な説明】

【図１】本発明にかかる割り込み信号発生装置をプリン
タに使用する場合の構成を示す図である。

【図２】割り込み信号を発生させて、ＣＰＵ１をスリー
プモードから動作モードに遷移させる要因を例示する図
である。

【図３】本発明にかかる割込信号発生装置１０の1実施
例の構成を示す機能ブロック図である。

【図４】本発明にかかる割込信号発生装置１０をより詳
細に示す第２の実施例を示す機能ブロック図である。

【図５】クロックと、入力信号１と、一致信号の出力タ
イミングを示すタイミングチャートである。

【図６】スリープモード中のプリンタのような通信端末
装置６０を、本発明にかかる割込信号発生装置１０を使
用して、ホスト装置５０から動作モードに遷移させる場
合を説明するための機能ブロック構成図である。

【図７】本発明の割込信号発生装置１０の第３の実施例
にかかる割込信号発生ユニット２０の機能ブロック図で
ある。

【図８】本発明にかかる割込信号発生装置１０の割込信
号発生ユニット２０の機能ブロック図であり、他の実施
例との共通部分を１部省略して示してある。

【図９】図８の割込信号発生ユニット２０により割込信
号が出力される場合のタイミングチャートである。

【符号の説明】

１ＣＰＵ２印刷機構４印刷機構駆動回路７インタフェース８ＲＯＭ９ＲＡＭ１０割込信号発生装置１１電源異常検出装置１２印字用紙検知装置１３カバーオープン検知装置１４インク無し検知装置２０割込信号発生ユニット２１パターン生成部２２パターン比較部２３割込信号生成部２４状態記憶レジスタ２５バスライン２６割込信号ライン３０シフトレジスタ３１クロック選択部３２クロック選択情報記憶部３３一致検出部３４パターンデータ記憶部３５状態変化検出部３６割込設定レジスタ４１１６ビットカウンタ４２カウント比較部４３カウント記憶部５０ホスト装置６０通信端末装置（プリンタ）

Claims

【特許請求の範囲】

【請求項１】入力信号に応じて、所定の信号パターン
を生成する信号パターン生成部と、生成した前記信号パ
ターンを所定のパターンデータと比較し一致したときに
一致信号を出力するパターン比較部と、前記一致信号を
受信したときに割り込み信号を作成し中央処理装置（Ｃ
ＰＵ）に送出する割込信号生成部と、を備えることを特
徴とするＣＰＵへの割込信号発生装置。
【請求項２】前記パターン比較部は、前記所定のパタ
ーンデータを記憶しており前記ＣＰＵから書き換え可能
なパターンデータ記憶部を備えることを特徴とする請求
項１に記載の割込信号発生装置。
【請求項３】前記信号パターン生成部は前記入力信号
が入力されるシフトレジスタを含み、前記入力信号を所
定のクロックパルスで順次シフトすることにより各シフ
ト段の出力から前記信号パターンを作成することを特徴
とする請求項１または２に記載の割込信号発生装置。
【請求項４】前記信号パターン生成部は、前記シフト
レジスタのシフトクロックを選択するためのクロック選
択装置を、さらに備えることを特徴とする請求項３に記
載の割込信号発生装置。
【請求項５】前記割込信号生成部は、ＣＰＵから送信
される制御データに基づいて、割り込み信号の出力条件
を変更可能であることを特徴とする請求項１〜５に記載
の割込信号発生装置。
【請求項６】前記割込信号生成部は、前記一致信号が
所定の期間連続して出力されていることを条件に割り込
み信号を出力することを特徴とする特許請求の範囲５に
記載の割込信号発生装置。
【請求項７】前記割込信号生成部は、前記一致信号が
継続して出力されている間所定のクロックでカウントア
ップされ前記一致信号の出力が無いときにはリセットさ
れるカウンタを含み、当該カウンタの出力が所定のカウ
ント数になったときにＣＰＵに割り込み信号を送出する
ことを特徴とする請求項６に記載の割込信号発生装置。
【請求項８】前記割込信号発生装置のパターン生成部
は、外部から入力された信号パターンをそのまま出力可
能であることを特徴とする請求項１〜７のいずれか１項
に記載の割込信号発生装置。
【請求項９】以下の工程を備えることを特徴とする中
央処理装置（ＣＰＵ）への割込信号の発生方法。（ａ）入力信号から所定の条件に従い信号パターンを作
成する工程と、（ｂ）作成した前記信号パターンと所定
のパターンデータとを比較し、一致したときに一致信号
を出力する工程と、（ｃ）前記一致信号に基づいて、Ｃ
ＰＵに対して割り込み信号を送出する工程。
【請求項１０】前記工程（ａ）は、入力信号を所定の
クロック入力に基づいて順次シフトすることにより、各
シフト段の出力から前記信号パターンを作成する工程と
からなり、前記工程（ｂ）は、前記信号パターンと、予
め設定された所定のパターンデータとを比較して、一致
したときに一致信号を発生する工程とからなることを特
徴とする請求項９に記載の割込信号発生方法。
【請求項１１】前記工程（ｃ）は、一致信号を受信し
たときにさらに他の条件を満足したときに限り割り込み
信号を出力する工程からなることを特徴とする請求項９
又は１０に記載の割込信号発生方法。
【請求項１２】前記工程（ｃ）は、前記一致信号が所
定の期間連続して出力されているときにＣＰＵに割り込
み信号を出力する工程からなることを特徴とする特許請
求の範囲１１に記載の割込信号発生方法。
【請求項１３】前記工程（ａ）は、外部から所定の信
号パターンを受信したときに、前記信号パターンの作成
に代えて、前記外部から受信した信号パターンをそのま
ま出力する工程からなり、外部から入力される信号パタ
ーンによりＣＰＵへの割り込み信号を発生することを特
徴とする請求項９〜１２のいずれか１項に記載の割込信
号発生方法。