JPH0799434A - 低消費電力化回路 - Google Patents
低消費電力化回路Info
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- JPH0799434A JPH0799434A JP5242414A JP24241493A JPH0799434A JP H0799434 A JPH0799434 A JP H0799434A JP 5242414 A JP5242414 A JP 5242414A JP 24241493 A JP24241493 A JP 24241493A JP H0799434 A JPH0799434 A JP H0799434A
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Abstract
(57)【要約】
【目的】 ＬＳＩ中の動作頻度の少ないフリップ・フロ
ップ回路によって多くの電力が消費されることなく低消
費電力で動作可能な低消費電力化回路を提供する。 【構成】 機能回路ブロック７，１１，１３がデータ入
力信号の取り込み動作を実行する必要の是非を判断する
第１の回路手段８と、第１の回路手段８から是を示す信
号が出力された時にはクロック信号の出力を許可し、否
を示す信号が出力された時にはクロック信号の出力を禁
止する第２の回路手段３，４，２，５とを設け、第２の
回路手段３，４，２，５から出力されるクロック信号を
機能回路ブロック７，１１，１３のクロック信号として
供給する。
ップ回路によって多くの電力が消費されることなく低消
費電力で動作可能な低消費電力化回路を提供する。 【構成】 機能回路ブロック７，１１，１３がデータ入
力信号の取り込み動作を実行する必要の是非を判断する
第１の回路手段８と、第１の回路手段８から是を示す信
号が出力された時にはクロック信号の出力を許可し、否
を示す信号が出力された時にはクロック信号の出力を禁
止する第２の回路手段３，４，２，５とを設け、第２の
回路手段３，４，２，５から出力されるクロック信号を
機能回路ブロック７，１１，１３のクロック信号として
供給する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ化された低消費
電力化回路に関する。
電力化回路に関する。
【０００２】
【従来の技術】ＬＳＩ化された集積回路装置において
は、フリップ・フロップ回路のように、クロック信号に
同期して自己に供給されるデータ入力信号の取り込み動
作を行う種々の機能回路ブロックが含まれている。そし
て、ＬＳＩの回路設計に当たっては、同期式の回路を扱
う場合には、このようなフリップ・フロップ回路等の機
能回路ブロックには常時クロック信号が入力されるよう
に構成されていた。
は、フリップ・フロップ回路のように、クロック信号に
同期して自己に供給されるデータ入力信号の取り込み動
作を行う種々の機能回路ブロックが含まれている。そし
て、ＬＳＩの回路設計に当たっては、同期式の回路を扱
う場合には、このようなフリップ・フロップ回路等の機
能回路ブロックには常時クロック信号が入力されるよう
に構成されていた。
【０００３】これらのフリップ・フロップ回路は、クロ
ック信号の立上りエッジ等でデータが取り込まれて、フ
リップ・フロップ回路の情報の変化が起こる。又、フリ
ップ・フロップ回路の内部情報を変更する必要がない場
合には、現在自己が保有している記憶値を出力端子から
入力側にフィードバックし、これをデータ入力信号とし
て自分自身の値となるように取り込みを行っていた。こ
のようにフリップ・フロップ回路の前段にフィードバッ
クした自己の値をデータ入力信号として取り込むための
回路を、自己保持動作回路と呼んでいる。いずれにして
も、フリップ・フロップ回路はクロック信号に同期して
各々のデータ入力端子から入力値を取り込む動作を行っ
ていた。
ック信号の立上りエッジ等でデータが取り込まれて、フ
リップ・フロップ回路の情報の変化が起こる。又、フリ
ップ・フロップ回路の内部情報を変更する必要がない場
合には、現在自己が保有している記憶値を出力端子から
入力側にフィードバックし、これをデータ入力信号とし
て自分自身の値となるように取り込みを行っていた。こ
のようにフリップ・フロップ回路の前段にフィードバッ
クした自己の値をデータ入力信号として取り込むための
回路を、自己保持動作回路と呼んでいる。いずれにして
も、フリップ・フロップ回路はクロック信号に同期して
各々のデータ入力端子から入力値を取り込む動作を行っ
ていた。
【０００４】
【発明が解決しようとする課題】しかし、ＬＳＩの規模
が大きくなり、且つ動作速度が上昇してくると、多数の
フリップ・フロップ回路がＬＳＩ化され、フリップ・フ
ロップ回路の値を変化させる必要がない場合にもクロッ
ク信号は常時入力され、クロック入力だけによってかな
りの電力が消費される。従って、使用（動作）頻度の低
いフリップ・フロップ回路が多数含まれていた場合、消
費電力が大きくなってしまうという問題点があった。一
例としてＤ型フリップ・フロップ回路の場合には、自分
自身の値が変化しない場合にも、出力信号が‘０’の場
合、‘１’の場合に応じて、入力段に３入力アンド回路
相当の回路を必要とし、必ず入力クロックに同期した変
化を行っていたため、不用な電力を消費するという問題
点があった。
が大きくなり、且つ動作速度が上昇してくると、多数の
フリップ・フロップ回路がＬＳＩ化され、フリップ・フ
ロップ回路の値を変化させる必要がない場合にもクロッ
ク信号は常時入力され、クロック入力だけによってかな
りの電力が消費される。従って、使用（動作）頻度の低
いフリップ・フロップ回路が多数含まれていた場合、消
費電力が大きくなってしまうという問題点があった。一
例としてＤ型フリップ・フロップ回路の場合には、自分
自身の値が変化しない場合にも、出力信号が‘０’の場
合、‘１’の場合に応じて、入力段に３入力アンド回路
相当の回路を必要とし、必ず入力クロックに同期した変
化を行っていたため、不用な電力を消費するという問題
点があった。
【０００５】本発明は上述した問題点を解消するために
なされたもので、ＬＳＩ中の動作頻度の少ないフリップ
・フロップ回路によって多くの電力が消費されることな
く低消費電力で動作可能な低消費電力化回路を提供する
ことを目的とする。
なされたもので、ＬＳＩ中の動作頻度の少ないフリップ
・フロップ回路によって多くの電力が消費されることな
く低消費電力で動作可能な低消費電力化回路を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明は、クロック信号
に同期して自己に供給されるデータ入力信号の取り込み
動作を行う機能回路ブロックを有してなる低消費電力化
回路において、前記機能ブロックが前記データ入力信号
の取り込み動作を実行する必要の是非を判断する第１の
回路手段と、前記第１の回路手段から是を示す信号が出
力された時には前記クロック信号の出力を許可し、否を
示す信号が出力された時には前記クロック信号の出力を
禁止する第２の回路手段とを設け、前記第２の回路手段
から出力されるクロック信号を前記機能回路ブロックの
クロック信号として供給するものである。
に同期して自己に供給されるデータ入力信号の取り込み
動作を行う機能回路ブロックを有してなる低消費電力化
回路において、前記機能ブロックが前記データ入力信号
の取り込み動作を実行する必要の是非を判断する第１の
回路手段と、前記第１の回路手段から是を示す信号が出
力された時には前記クロック信号の出力を許可し、否を
示す信号が出力された時には前記クロック信号の出力を
禁止する第２の回路手段とを設け、前記第２の回路手段
から出力されるクロック信号を前記機能回路ブロックの
クロック信号として供給するものである。
【０００７】
【作用】本発明では、クロック信号が供給されて動作す
る機能回路ブロックの動作を監視する第１の回路手段が
設けられる。この第１の回路手段は、所定の機能ブロッ
クがデータ入力信号の取り込み動作を実行する必要があ
るか否かを判断する。即ち、データ入力信号を取り込ん
で自己の保持値を変更させる必要がある場合には、この
第１の回路手段は、例えばＬｏｗレベルの信号を出力す
る。又、データ入力信号を取り込む必要がなく自己の保
持している値をそのまま維持するだけでよい場合には、
例えばＨｉｇｈレベルの信号を出力する。この第１の回
路手段からの出力信号は第２の回路手段に供給されてお
り、所定の機能ブロックがデータ入力信号の取り込み動
作を実行する必要がある旨の信号が第１の回路手段から
出力された場合には、第２の回路手段はクロック信号の
出力を許可する。従って、所定のクロック信号が機能ブ
ロックに供給され、データ入力信号の取り込み動作が行
われる。又、データ入力信号の取り込み動作を実行する
必要がない旨の信号が第１の回路手段から第２の回路手
段に伝えられた場合には、クロック信号の出力を禁止す
る。従って、機能ブロックにはクロック信号が供給され
ず、消費電力を削減することが可能となる。
る機能回路ブロックの動作を監視する第１の回路手段が
設けられる。この第１の回路手段は、所定の機能ブロッ
クがデータ入力信号の取り込み動作を実行する必要があ
るか否かを判断する。即ち、データ入力信号を取り込ん
で自己の保持値を変更させる必要がある場合には、この
第１の回路手段は、例えばＬｏｗレベルの信号を出力す
る。又、データ入力信号を取り込む必要がなく自己の保
持している値をそのまま維持するだけでよい場合には、
例えばＨｉｇｈレベルの信号を出力する。この第１の回
路手段からの出力信号は第２の回路手段に供給されてお
り、所定の機能ブロックがデータ入力信号の取り込み動
作を実行する必要がある旨の信号が第１の回路手段から
出力された場合には、第２の回路手段はクロック信号の
出力を許可する。従って、所定のクロック信号が機能ブ
ロックに供給され、データ入力信号の取り込み動作が行
われる。又、データ入力信号の取り込み動作を実行する
必要がない旨の信号が第１の回路手段から第２の回路手
段に伝えられた場合には、クロック信号の出力を禁止す
る。従って、機能ブロックにはクロック信号が供給され
ず、消費電力を削減することが可能となる。
【０００８】
【実施例】図１は、本発明の一実施例を示す回路図であ
る。Ｄタイプフリップ・フロップ１、２、アンドゲート
３、５、オアゲート４、ノアゲート８、初段回路部６、
後段回路部７、レジスタ９、１１、１３、１５、論理回
路１０、１２、１４で構成されている。
る。Ｄタイプフリップ・フロップ１、２、アンドゲート
３、５、オアゲート４、ノアゲート８、初段回路部６、
後段回路部７、レジスタ９、１１、１３、１５、論理回
路１０、１２、１４で構成されている。
【０００９】起動信号ｌ1 は、フリップ・フロップ１と
初段回路部６とに供給され、入力クロックｌ2 はフリッ
プ・フロップ１、２、レジスタ９、１５のクロック端子
とアンドゲート５の一方の入力端子とに供給されてい
る。又、リセット信号ｌ4 は、フリップ・フロップ２と
後段回路部７のリセット端子にそれぞれ供給される。ア
ンドゲート５の出力端子から内部クロックｌ3 が出力さ
れるが、この内部クロックｌ3 がいわゆるゲーテッドク
ロックとなり、データ入力信号の取り込みが必要な機能
回路ブロック、即ち後段回路部７やレジスタ１１、１３
に供給される。
初段回路部６とに供給され、入力クロックｌ2 はフリッ
プ・フロップ１、２、レジスタ９、１５のクロック端子
とアンドゲート５の一方の入力端子とに供給されてい
る。又、リセット信号ｌ4 は、フリップ・フロップ２と
後段回路部７のリセット端子にそれぞれ供給される。ア
ンドゲート５の出力端子から内部クロックｌ3 が出力さ
れるが、この内部クロックｌ3 がいわゆるゲーテッドク
ロックとなり、データ入力信号の取り込みが必要な機能
回路ブロック、即ち後段回路部７やレジスタ１１、１３
に供給される。
【００１０】図１の回路は、ＬＳＩの全体の部分的な機
能ブロックを示したもので、他の機能ブロックにおいて
も同様な構成が成されていてもよい。図１の回路では、
起動信号ｌ1 が入力されると、常時クロックが供給され
ている初段回路部６とフリップ・フロップ１とにより受
信され、初段回路部６は図１に示す回路全体の動作を活
性化させ、フリップ・フロップ１はオアゲート４により
フリップ・フロップ２を点火させる。
能ブロックを示したもので、他の機能ブロックにおいて
も同様な構成が成されていてもよい。図１の回路では、
起動信号ｌ1 が入力されると、常時クロックが供給され
ている初段回路部６とフリップ・フロップ１とにより受
信され、初段回路部６は図１に示す回路全体の動作を活
性化させ、フリップ・フロップ１はオアゲート４により
フリップ・フロップ２を点火させる。
【００１１】フリップ・フロップ２は、アンドゲート３
とオアゲート４とにより構成される自己保持動作回路に
よりフリップ・フロップ２の出力端子からの信号をフィ
ードバックして自己保持を行うが、ノアゲート８の出力
信号が‘１’になればフィードバックループが切断され
てリセットされる。ノアゲート８は、後段回路部７が動
作中か否か、即ちデータ入力信号を取り込んで自己の保
持する値を変化させる必要があるか否かを判定するため
の回路で、動作中、即ちデータ入力信号を取り込む必要
があることを示す信号をまとめた結果を示す。
とオアゲート４とにより構成される自己保持動作回路に
よりフリップ・フロップ２の出力端子からの信号をフィ
ードバックして自己保持を行うが、ノアゲート８の出力
信号が‘１’になればフィードバックループが切断され
てリセットされる。ノアゲート８は、後段回路部７が動
作中か否か、即ちデータ入力信号を取り込んで自己の保
持する値を変化させる必要があるか否かを判定するため
の回路で、動作中、即ちデータ入力信号を取り込む必要
があることを示す信号をまとめた結果を示す。
【００１２】レジスタ９、１１、１３、１５は、詳細回
路構成を図示してないが、必要に応じて初段回路部６あ
るいは後段回路部７から発生する信号によりラッチタイ
ミング制御が成されるように構成されている。論理回路
１０、１２、１４は、レジスタ９、１１、１３、１５の
入力を論理的に接続する回路で、回路構成はどのような
ものであっても構わない。
路構成を図示してないが、必要に応じて初段回路部６あ
るいは後段回路部７から発生する信号によりラッチタイ
ミング制御が成されるように構成されている。論理回路
１０、１２、１４は、レジスタ９、１１、１３、１５の
入力を論理的に接続する回路で、回路構成はどのような
ものであっても構わない。
【００１３】図２は、図１の動作を説明するタイミング
チャートである。Ａは入力クロック信号ｌ2 を、Ｂは起
動信号ｌ1 を、Ｃはフリップ・フロップ１の出力信号
を、Ｄはフリップ・フロップ２の出力信号を、Ｅはノア
ゲート８の出力信号を、Ｆはアンドゲート５の出力信
号、即ち内部クロックｌ3 をそれぞれ示す。アンドゲー
ト５の出力である内部クロックｌ3 はゲーテッドクロッ
クとして働き、後段回路部７やレジスタ１１、１３に供
給される。本機能ブロックに閉じた動作を行う部分、即
ちレジスタを含むフリップ・フロップの変化を決定づけ
る論理が本機能ブロックにのみ存在する部分に供給する
クロックは、本機能ブロックが動作中である時間だけに
限定し、他の機能ブロックから入力信号で変化を決定づ
けられるフリップ・フロップに対しては通常のクロック
を与える様にしている。機能ブロック内の記憶素子、即
ちフリップ・フロップ、レジスタ、メモリ等は変化する
動作の際にのみ、その動作を生じさせるタイミング情報
としてのクロックが存在すれば良く、不動作の場合はク
ロックは不用である。
チャートである。Ａは入力クロック信号ｌ2 を、Ｂは起
動信号ｌ1 を、Ｃはフリップ・フロップ１の出力信号
を、Ｄはフリップ・フロップ２の出力信号を、Ｅはノア
ゲート８の出力信号を、Ｆはアンドゲート５の出力信
号、即ち内部クロックｌ3 をそれぞれ示す。アンドゲー
ト５の出力である内部クロックｌ3 はゲーテッドクロッ
クとして働き、後段回路部７やレジスタ１１、１３に供
給される。本機能ブロックに閉じた動作を行う部分、即
ちレジスタを含むフリップ・フロップの変化を決定づけ
る論理が本機能ブロックにのみ存在する部分に供給する
クロックは、本機能ブロックが動作中である時間だけに
限定し、他の機能ブロックから入力信号で変化を決定づ
けられるフリップ・フロップに対しては通常のクロック
を与える様にしている。機能ブロック内の記憶素子、即
ちフリップ・フロップ、レジスタ、メモリ等は変化する
動作の際にのみ、その動作を生じさせるタイミング情報
としてのクロックが存在すれば良く、不動作の場合はク
ロックは不用である。
【００１４】前述したように、Ｄタイプフリップ・フロ
ップの場合、３入力アンド相当素子からなる回路がクロ
ック入力信号に接続されており、これがクロック入力に
同期して‘１’、‘０’を繰り返す動作を行うため、こ
の部分で電力が消費される。動作頻度の少ない機能ブロ
ック、特にＣＭＯＳ回路では、不要なクロックは与えな
い方が低消費電力化が図れる。尚、リセット信号ｌ4 を
使用した際には、リセット動作が正常に完結するよう
に、フリップ・フロップ２はオンさせる必要がある。
ップの場合、３入力アンド相当素子からなる回路がクロ
ック入力信号に接続されており、これがクロック入力に
同期して‘１’、‘０’を繰り返す動作を行うため、こ
の部分で電力が消費される。動作頻度の少ない機能ブロ
ック、特にＣＭＯＳ回路では、不要なクロックは与えな
い方が低消費電力化が図れる。尚、リセット信号ｌ4 を
使用した際には、リセット動作が正常に完結するよう
に、フリップ・フロップ２はオンさせる必要がある。
【００１５】図１に示す回路の機能ブロックはいくらで
も細分化する事が可能であり、極端な場合には、個々の
フリップ・フロップレベルにまで細分化して適用できる
事は言うまでもない。尚、この場合には、フリップ・フ
ロップ１、２、アンドゲート５は共通に設ける必要はな
く、前段の回路部、即ち個々のフリップ・フロップの動
作に影響を及ぼす信号の組合せでゲーテッドクロックを
作成すれば良い。又、図１において初段回路部６とフリ
ップ・フロップ１とは共用可能で、初段回路部６の一部
をフリップ・フロップ１として使用することも可能であ
る。
も細分化する事が可能であり、極端な場合には、個々の
フリップ・フロップレベルにまで細分化して適用できる
事は言うまでもない。尚、この場合には、フリップ・フ
ロップ１、２、アンドゲート５は共通に設ける必要はな
く、前段の回路部、即ち個々のフリップ・フロップの動
作に影響を及ぼす信号の組合せでゲーテッドクロックを
作成すれば良い。又、図１において初段回路部６とフリ
ップ・フロップ１とは共用可能で、初段回路部６の一部
をフリップ・フロップ１として使用することも可能であ
る。
【００１６】一般にＬＳＩ設計においては、タイミング
設計の容易さを求めて同期化設計を進めるが、このよう
なゲーテッドクロックを使用する場合はクロック供給源
の異なる回路間でクロックの到着時間のバラつきが生ず
る。これは、一般的にはクロックスキューと呼ばれてお
り、これが発生すると同一クロックでも時刻が前後して
各機能ブロックに到達し、誤動作を起こす事がある。通
常は各フリップ・フロップに対する入力データとクロッ
クとの時間条件は明確に定まっており、配線を工夫する
事により、一つのクロック源から全体の機能素子の入力
点までのクロック到達時間差を一定以内に制御して動作
の安定度を高めている。しかし、前述のゲーテッドクロ
ックを使用する場合、アンドゲート５の出力点からこれ
が供給される機能ブロックのクロック入力点までしかク
ロックの遅延は保証されていない。従って、内部の各フ
リップ・フロップの入力点での時間差が所定の範囲内に
あるかの保証は得られていない。
設計の容易さを求めて同期化設計を進めるが、このよう
なゲーテッドクロックを使用する場合はクロック供給源
の異なる回路間でクロックの到着時間のバラつきが生ず
る。これは、一般的にはクロックスキューと呼ばれてお
り、これが発生すると同一クロックでも時刻が前後して
各機能ブロックに到達し、誤動作を起こす事がある。通
常は各フリップ・フロップに対する入力データとクロッ
クとの時間条件は明確に定まっており、配線を工夫する
事により、一つのクロック源から全体の機能素子の入力
点までのクロック到達時間差を一定以内に制御して動作
の安定度を高めている。しかし、前述のゲーテッドクロ
ックを使用する場合、アンドゲート５の出力点からこれ
が供給される機能ブロックのクロック入力点までしかク
ロックの遅延は保証されていない。従って、内部の各フ
リップ・フロップの入力点での時間差が所定の範囲内に
あるかの保証は得られていない。
【００１７】このような状況が懸念される場合には、図
３に示すような機能回路素子を用いて上述の問題点を解
消することができる。ここで用いられる新機能素子３０
は、その内部に通常機能素子３１を有し、データ入力端
子Ｄにドライバ３２が、又クロック入力端子ＣＰにアン
ドゲート３３がそれぞれ接続されている。ドライバ３２
とアンドゲート３３とでゲーテッドクロックの制御を行
っている。この新機能素子３０を用いた場合には、クロ
ックと他の入力端子との関係は、通常の機能素子での関
係、即ちセットアップタイムやホールドタイム等は保証
されているため、クロックスキューを通常の方法で制御
しておけば動作上の不安は解消される。
３に示すような機能回路素子を用いて上述の問題点を解
消することができる。ここで用いられる新機能素子３０
は、その内部に通常機能素子３１を有し、データ入力端
子Ｄにドライバ３２が、又クロック入力端子ＣＰにアン
ドゲート３３がそれぞれ接続されている。ドライバ３２
とアンドゲート３３とでゲーテッドクロックの制御を行
っている。この新機能素子３０を用いた場合には、クロ
ックと他の入力端子との関係は、通常の機能素子での関
係、即ちセットアップタイムやホールドタイム等は保証
されているため、クロックスキューを通常の方法で制御
しておけば動作上の不安は解消される。
【００１８】データ入力信号３４はドライバ３２によっ
て遅延時間を補正され、通常機能素子３１のデータ入力
端子に入力される。又、クロック信号３５は、イネーブ
ル信号３６と共にオアゲート４を介して通常機能素子３
１のクロック入力端子ＣＰに供給される。従って、クロ
ック信号３５はアンドゲート３３の遅延分だけ遅延し
て、クロック入力端子ＣＰに入力される。新機能素子３
０のユーザにはデータ入力端子３４、クロック入力端子
３５及びイネーブル端子３６しか見えないため、その間
の必要なタイミング的な制約は新機能素子３０の特性と
して記述されて然るべきものである。
て遅延時間を補正され、通常機能素子３１のデータ入力
端子に入力される。又、クロック信号３５は、イネーブ
ル信号３６と共にオアゲート４を介して通常機能素子３
１のクロック入力端子ＣＰに供給される。従って、クロ
ック信号３５はアンドゲート３３の遅延分だけ遅延し
て、クロック入力端子ＣＰに入力される。新機能素子３
０のユーザにはデータ入力端子３４、クロック入力端子
３５及びイネーブル端子３６しか見えないため、その間
の必要なタイミング的な制約は新機能素子３０の特性と
して記述されて然るべきものである。
【００１９】イネーブル信号が‘０’の場合には、クロ
ック信号３５の変化はクロック端子ＣＰには届かず、常
に‘０’の信号がクロック端子ＣＰに印加されることに
なる。イネーブル信号３６が‘１’の場合には、クロッ
ク信号３５はクロック端子ＣＰに伝達される。当然、ク
ロック信号３５とイネーブル信号３６との時間制約は必
要で、上述の特性の中に記述されている。このような新
機能素子３０を使用することにより、ゲーテッドクロッ
クを意識する事なくクロック及び周辺回路のタイミング
設計が可能となる。又、通常はアンドゲート３３に相当
するクロックドライバーが通常機能素子３１内に含まれ
ているため、そのクロックドライバーをアンドゲートで
構成すればドライバ３２は不要となる。
ック信号３５の変化はクロック端子ＣＰには届かず、常
に‘０’の信号がクロック端子ＣＰに印加されることに
なる。イネーブル信号３６が‘１’の場合には、クロッ
ク信号３５はクロック端子ＣＰに伝達される。当然、ク
ロック信号３５とイネーブル信号３６との時間制約は必
要で、上述の特性の中に記述されている。このような新
機能素子３０を使用することにより、ゲーテッドクロッ
クを意識する事なくクロック及び周辺回路のタイミング
設計が可能となる。又、通常はアンドゲート３３に相当
するクロックドライバーが通常機能素子３１内に含まれ
ているため、そのクロックドライバーをアンドゲートで
構成すればドライバ３２は不要となる。
【００２０】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに本発明では、所定の機能ブロックが動作中であるか
否かを判断する手段と、所定の機能ブロックが動作中で
ある時だけクロックを供給する手段とを設けたため、不
動作の間はクロックの供給が停止するため、同一機能条
件を有する回路でありながら低消費電力化が図れるとい
う利点がある。又、クロック抑止端子を有する機能素子
を用いる事により、クロックスキュー等を通常の設計レ
ベルで対処可能とする低消費電力化回路の設計が行える
という利点も有する。
うに本発明では、所定の機能ブロックが動作中であるか
否かを判断する手段と、所定の機能ブロックが動作中で
ある時だけクロックを供給する手段とを設けたため、不
動作の間はクロックの供給が停止するため、同一機能条
件を有する回路でありながら低消費電力化が図れるとい
う利点がある。又、クロック抑止端子を有する機能素子
を用いる事により、クロックスキュー等を通常の設計レ
ベルで対処可能とする低消費電力化回路の設計が行える
という利点も有する。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の動作を説明するタイミングチャートであ
る。
る。
【図３】本発明に用いられる機能回路素子の一例を示す
回路図である。
回路図である。
１、２ フリップ・フロップ ３、５ アンドゲート ４ オアゲート ６ 初段回路部 ７ 後段回路部 ８ ノアゲート ｌ1 起動信号 ｌ2 入力クロック ｌ3 内部クロック
Claims (3)
- 【請求項１】 クロック信号に同期して自己に供給され
るデータ入力信号の取り込み動作を行う機能回路ブロッ
クを有してなる低消費電力化回路において、 前記機能ブロックが前記データ入力信号の取り込み動作
を実行する必要の是非を判断する第１の回路手段と、 前記第１の回路手段から是を示す信号が出力された時に
は前記クロック信号の出力を許可し、否を示す信号が出
力された時には前記クロック信号の出力を禁止する第２
の回路手段とを設け、 前記第２の回路手段から出力されるクロック信号を前記
機能回路ブロックのクロック信号として供給する事を特
徴とする低消費電力化回路。 - 【請求項２】 クロック信号入力端子とデータ入力信号
端子と出力信号端子とを有する第１及び第２のフリップ
・フロップ回路と、 第１、第２及び第３の入力端子を有し、前記第１の入力
端子が前記第２のフリップ・フロップ回路の出力信号端
子に接続され、前記第２の入力端子が前記第１の回路手
段の出力端子に接続され、前記第３の入力端子が前記第
１のフリップ・フロップ回路の出力信号端子に接続さ
れ、出力端子が前記第２のフリップ・フロップ回路の前
記データ入力信号端子に接続された自己保持動作回路
と、 前記第２のフリップ・フロップ回路の出力信号端子に一
方の入力端子が接続され、前記クロック信号に他方の入
力端子が接続され、出力端子から前記機能回路ブロック
のクロック信号を出力する論理積回路とで前記第２の回
路手段を構成する事を特徴とする請求項１記載の低消費
電力化回路。 - 【請求項３】 前記機能回路ブロック内に、前記第２の
回路手段から出力されるクロック信号を所定のタイミン
グで一時抑止して入力させる手段を設ける事を特徴とす
る請求項１又は２記載の低消費電力化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242414A JPH0799434A (ja) | 1993-09-29 | 1993-09-29 | 低消費電力化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242414A JPH0799434A (ja) | 1993-09-29 | 1993-09-29 | 低消費電力化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799434A true JPH0799434A (ja) | 1995-04-11 |
Family
ID=17088773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242414A Pending JPH0799434A (ja) | 1993-09-29 | 1993-09-29 | 低消費電力化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799434A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6101609A (en) * | 1997-07-29 | 2000-08-08 | Sharp Kabushiki Kaisha | Power consumption reduced register circuit |
| JP2007329586A (ja) * | 2006-06-06 | 2007-12-20 | Sanyo Electric Co Ltd | 半導体集積回路装置並びにその設計装置及び設計方法 |
-
1993
- 1993-09-29 JP JP5242414A patent/JPH0799434A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6101609A (en) * | 1997-07-29 | 2000-08-08 | Sharp Kabushiki Kaisha | Power consumption reduced register circuit |
| JP2007329586A (ja) * | 2006-06-06 | 2007-12-20 | Sanyo Electric Co Ltd | 半導体集積回路装置並びにその設計装置及び設計方法 |
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