JP2007329586A - 半導体集積回路装置並びにその設計装置及び設計方法 - Google Patents

Abstract

【課題】ゲーテッド・ラッチ回路を備えた半導体集積回路装置において、初期動作をより安定化させることができる半導体集積回路装置を提供する。また、ゲーテッド・ラッチ回路を備えた半導体集積回路装置の設計装置及び設計方法において、設計した半導体集積回路装置の検証をより簡単に行うことができる半導体集積回路装置の設計装置及び設計方法を提供する。
【解決手段】入力されたクロック信号ＣＬＫを選択的にフリップフロップ１３に供給するゲーテッド・ラッチ回路１２を備えた半導体集積回路装置において、ゲーテッド・ラッチ回路１２は、リセット端子を更に備え、リセット端子に入力されるリセット信号ＲＳＴに応じて初期化する。
【選択図】図１

Description

本発明は、半導体集積回路装置並びにその設計装置及び設計方法に関するものである。

近年、例えばモバイル端末（携帯電話等）に搭載される半導体集積回路装置において、その低消費電力化が一つの課題となっている。そこで、こうした半導体集積回路装置では、必要のないときにクロック信号の供給を停止する、いわゆるゲーテッド・ラッチ（Gated Latch ）回路を含む回路構成が採用されている。

図６は、こうしたゲーテッド・ラッチ回路を含む従来の半導体集積回路装置の回路構成例を示すブロック図である。同図に示したように、この半導体集積回路装置は、ゲーテッド・ラッチ回路９１及び複数のフリップフロップ９２を備え、クロック信号ＣＬＫをゲーテッド・ラッチ回路９１を介してこれらフリップフロップ９２に同時に供給する。そして、必要のないときには、ゲーテッド・ラッチ回路９１により、これらフリップフロップ９２へのクロック信号ＣＬＫの供給が停止されることで、半導体集積回路装置全体としての低消費電力化が図られている。

ところで、上記した従来のゲーテッド・ラッチ回路９１は、その初期化用のリセット機能（リセット端子）を備えておらず、ゲーテッド・ラッチ回路９１の初期動作、ひいては半導体集積回路装置の初期動作が不安定になる可能性がある。

また、例えば半導体集積回路装置製造後にその動作検証を行う際、ゲーテッド・ラッチ回路９１の初期化設定を簡単に行うことができず、その検証が煩わしいものとなっている。あるいは、半導体集積回路装置の設計工程において、設計した半導体集積回路装置の論理機能やタイミング、精度などを、例えば論理シミュレータにより検証する際においても、ゲーテッド・ラッチ回路９１の初期化設定を簡単に行うことができず、その検証が煩わしいものとなっている。

本発明の第１の目的は、ゲーテッド・ラッチ回路を備えた半導体集積回路装置において、初期動作をより安定化させることができる半導体集積回路装置を提供することにある。

本発明の第２の目的は、ゲーテッド・ラッチ回路を備えた半導体集積回路装置の設計装置及び設計方法において、設計した半導体集積回路装置の検証をより簡単に行うことができる半導体集積回路装置の設計装置及び設計方法を提供することにある。

上記問題点を解決するために、請求項１に記載の発明は、入力されたクロック信号を選択的に論理回路に供給し動作する半導体集積回路装置において、前記クロック信号が入力され、ゲーテッド・クロック信号を生成し出力するゲーテッド・ラッチ回路を備え、前記ゲーテッド・ラッチ回路はリセット端子を更に備え、前記ゲーテッド・ラッチ回路は前記リセット端子に入力されるリセット信号に応じて初期化することを要旨とする。

請求項２に記載の発明は、請求項１に記載の半導体集積回路装置において、前記ゲーテッド・ラッチ回路は、イネーブル信号が入力されるイネーブル端子を備え、前記入力されたイネーブル信号に基づいて、前記論理回路に前記クロック信号を選択的に供給すること
を要旨とする。

請求項３に記載の発明は、請求項２に記載の半導体集積回路装置において、前記ゲーテッド・ラッチ回路は、前記イネーブル信号の論理レベルに基づいた出力信号を出力するフリップフロップと、前記クロック信号が入力される第１入力端子及び前記フリップフロップの出力信号が入力される第２入力端子を備え、前記論理回路に出力端子の接続された論理ゲート回路とを備えたことを要旨とする。

上記各構成によれば、例えば前記ゲーテッド・ラッチ回路の動作開始に先立って、前記リセット端子へのリセット信号の入力により該ゲーテッド・ラッチ回路を初期化することで、該ゲーテッド・ラッチ回路の初期動作、ひいては半導体集積回路装置の初期動作をより安定化することができる。

請求項４に記載の発明は、入力したクロック信号を選択的に論理回路に供給するゲーテッド・ラッチ回路を備えた半導体集積回路装置の設計装置において、ハードウェア記述言語で表現されたデータに基づいて前記ゲーテッド・ラッチ回路を含むゲート・レベル論理回路を構成する論理合成手段と、前記ゲート・レベル論理回路のうちのゲーテッド・ラッチ回路を、該ゲーテッド・ラッチ回路を初期化するためのリセット端子を備えたゲーテッド・ラッチ回路に置換する置換手段と、前記置換されたゲーテッド・ラッチ回路の前記リセット端子に該ゲーテッド・ラッチ回路を初期化するためのリセット信号が供給されるように、前記リセット端子の結線を行う結線手段とを備えたことを要旨とする。

同構成によれば、前記置換手段により、論理合成により設計されたゲート・レベル論理回路のうちのゲーテッド・ラッチ回路が、前記リセット端子を備えたゲーテッド・ラッチ回路に置換される。そして、前記結線手段により、前記リセット端子に前記リセット信号が供給されるように該リセット端子が結線される。従って、設計した半導体集積回路装置の論理機能やタイミング、精度などを、例えば論理シミュレータにより検証する際、該ゲーテッド・ラッチ回路の初期化設定を簡単に行うことができ、その検証をより簡単に行うことができる。

請求項５に記載の発明は、入力したクロック信号を選択的に論理回路に供給するゲーテッド・ラッチ回路を備えた半導体集積回路装置の設計方法において、ハードウェア記述言語で表現されたデータに基づいて前記ゲーテッド・ラッチ回路を含むゲート・レベル論理回路を構成する論理合成段階と、前記ゲート・レベル論理回路のうちのゲーテッド・ラッチ回路を、該ゲーテッド・ラッチ回路を初期化するためのリセット端子を備えたゲーテッド・ラッチ回路に置換する置換段階と、前記置換されたゲーテッド・ラッチ回路の前記リセット端子に該ゲーテッド・ラッチ回路を初期化するためのリセット信号が供給されるように、前記リセット端子の結線を行う結線段階とを備えたことを要旨とする。

同構成によれば、前記置換段階において、論理合成により設計されたゲート・レベル論理回路のうちのゲーテッド・ラッチ回路が、前記リセット端子を備えたゲーテッド・ラッチ回路に置換される。そして、前記結線段階において、前記リセット端子に前記リセット信号が供給されるように該リセット端子が結線される。従って、設計した半導体集積回路装置の論理機能やタイミング、精度などを、例えば論理シミュレータにより検証する際、当該論理回路上でのゲーテッド・ラッチ回路の初期化設定を簡単に行うことができ、その検証をより簡単に行うことができる。

請求項１乃至３に記載の発明では、ゲーテッド・ラッチ回路を備えた半導体集積回路装置において、初期動作をより安定化させることができる。

請求項４又は５に記載の発明では、ゲーテッド・ラッチ回路を備えた半導体集積回路装置の設計装置及び設計方法において、設計した半導体集積回路装置の検証をより簡単に行うことができる。

（第１の実施形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。

図１は、本実施形態に係る半導体集積回路装置を示す回路図である。同図に示したように、この半導体集積回路装置の一部をなす回路部１１は、ゲーテッド・ラッチ回路１２と、該ゲーテッド・ラッチ回路１２に結線された並列接続の複数の論理回路としてのフリップフロップ１３とを備えて構成される。上記ゲーテッド・ラッチ回路１２には、イネーブル信号ＥＮ及びクロック信号ＣＬＫが入力されており、これらイネーブル信号ＥＮ及びクロック信号ＣＬＫに基づき生成されたゲーテッド・クロック信号ＥＮＣＬＫを全てのフリップフロップ１３に出力する。なお、上記ゲーテッド・ラッチ回路１２及び複数のフリップフロップ１３には、これらを初期化するためのリセット信号ＲＳＴが供給されるようになっている。

図２の回路図で示したように、前記ゲーテッド・ラッチ回路１２は、同期化形式のＤフリップフロップ（いわゆるＤラッチ）１６と、２入力のアンド回路１７とを備えて構成される。Ｄフリップフロップ１６は、そのイネーブル端子としての入力端子Ｄにイネーブル信号ＥＮが入力されるとともに、該Ｄフリップフロップ１６の制御入力用のゲート端子ＧＮにクロック信号ＣＬＫが入力されている。そして、Ｄフリップフロップ１６は、前記クロック信号ＣＬＫの論理レベルがＨ（ハイ）レベルにあるときに、イネーブル信号ＥＮの論理レベルを有する出力信号Ｑｏをその出力端子Ｑから出力する。

また、Ｄフリップフロップ１６は、前記リセット信号ＲＳＴが供給されるリセット端子Ｒｅｓｅｔを備えており、該リセット信号ＲＳＴが供給されたときに初期化される（リセット機能）。このとき、Ｄフリップフロップ１６の出力信号Ｑｏの論理レベルは、クロック信号ＣＬＫ等の状態に関わらずＬ（ロー）レベルとなる。なお、このリセット信号ＲＳＴは、前記複数のフリップフロップ１３にも同時に供給されるようになっており（図１参照）、これにより、ゲーテッド・ラッチ回路１２の初期化に合わせてこれらフリップフロップ１３の初期化が同時に行われる。

アンド回路１７は、一方の第１入力端子Ａに前記クロック信号ＣＬＫが入力されるとともに、他方の第２入力端子Ｂに前記出力信号Ｑｏが入力されており、これらクロック信号ＣＬＫ及び出力信号Ｑｏに基づきその出力端子Ｃから前記ゲーテッド・クロック信号ＥＮＣＬＫを出力する。そして、出力端子Ｃにおいてゲーテッド・ラッチ回路１２と接続されたフリップフロップ１３には、ゲーテッド・クロック信号ＥＮＣＬＫが入力される。

図３は、上述したイネーブル信号ＥＮ、クロック信号ＣＬＫ、出力信号Ｑｏ及びゲーテッド・クロック信号ＥＮＣＬＫの推移を示すタイムチャートである。同図に示したように、イネーブル信号ＥＮがＨレベルにあるとき、出力信号ＱｏがＨレベルにあることで、前記アンド回路１７を通じたゲーテッド・クロック信号ＥＮＣＬＫは、クロック信号ＣＬＫに同期した推移を示す。つまり、前記フリップフロップ１３には、実質的に前記クロック信号ＣＬＫがそのまま供給される。

一方、時刻ｔ０において、イネーブル信号ＥＮがＨレベルからＬレベルに移行すると、前記クロック信号ＣＬＫがＨレベルにある状態（ここでは時刻ｔ０）に合わせて、出力信
号ＱｏがＨレベルからＬレベルに移行する。従って、前記アンド回路１７を通じたゲーテッド・クロック信号ＥＮＣＬＫは、クロック信号ＣＬＫに関係なくＬレベルになる。これにより、前記フリップフロップ１３へのクロック信号ＣＬＫの供給が停止される。以上により、前記ゲーテッド・ラッチ回路１２は、フリップフロップ１３に対し、選択的にクロック信号ＣＬＫを供給する。

なお、前記リセット端子Ｒｅｓｅｔにリセット信号ＲＳＴが供給されると、前記ゲーテッド・ラッチ回路１２は、フリップフロップ１３とともに初期化されることは既述のとおりである。

以上詳述したように、本実施形態によれば、以下に示す効果が得られるようになる。

（１）本実施形態では、例えば前記ゲーテッド・ラッチ回路１２の動作開始に先立って、そのリセット機能により該ゲーテッド・ラッチ回路１２を初期化することで、該ゲーテッド・ラッチ回路１２の初期動作、ひいては半導体集積回路装置の初期動作をより安定化することができる。

また、例えば半導体集積回路装置製造後にその動作検証を行う際、前記リセット機能によりゲーテッド・ラッチ回路１２の初期化設定を簡単に行うことができ、その検証をより簡単に行うことができる。

（２）本実施形態では、ゲーテッド・ラッチ回路１２の初期化に合わせて、複数のフリップフロップ１３の初期化を行うことができる。

（３）本実施形態では、必要のないときに複数のフリップフロップ１３へのクロック信号の供給を停止することで、低消費電力化を図ることができる。

（第２の実施形態）
以下、本発明を具体化した第２の実施形態を図面に従って説明する。なお、第２の実施形態は、第１の実施形態の半導体集積回路装置の製造に係るスタンダードセル方式の設計装置の構成である。従って、第１の実施形態の半導体集積回路装置の各回路に対応する設計上のデータ（機能セル）には、便宜的に同一の名称及び符号を引用して説明する。

図４は、本実施形態の半導体集積回路装置の設計装置において、その全体的な構成を示すブロック図である。同図に示したように、この設計装置は、その演算処理に係る各対応するプログラム（ツール）を主体とする論理合成部２１、置換部２２、配置部２３、配線部２４及びマスク作成部２５と、ハードディスク装置等の記憶装置からなるライブラリ２６及びデータ格納部２７ａ〜２７ｆとを備えて構成される。なお、ライブラリ２６には、所要の半導体集積回路装置を構成し得る各種機能セルの情報（データ）が格納されている。各種機能セルは、論理演算子（論理積、論理和、排他的論理和、排他的論理積、否定等）やフリップフロップ等又はそれらを用いて形成される回路である。また、ライブラリ２６には、各種機能セルの配置に関する面積等の情報、配線に関するセル間の接続等の情報等が格納されている。

前記データ格納部２７ａは、設計しようとする対象の半導体集積回路装置をハードウェア記述言語で表現したＲＴＬ（resister transfer level ）記述等のデータを格納する。前記論理合成部２１は、前記ライブラリ２６に格納された機能セルの情報及び前記データ格納部２７ａのデータを読み込んで、当該半導体集積回路装置のゲート・レベル論理回路、即ちネットリストを自動的に生成するとともに、該ネットリストをデータ格納部２７ｂに格納する（論理合成手段、論理合成段階）。なお、この論理合成部２１により自動的に
生成されたネットリストでは、ゲーテッド・ラッチ回路を内蔵する全ての機能セル（モジュール）は、リセット端子Ｒｅｓｅｔが非装備のゲーテッド・ラッチ回路を備えて構成されるようになっている。

前記置換部２２は、論理合成部２１により自動的に生成されたネットリストの上述のゲーテッド・ラッチ回路を全てリセット端子Ｒｅｓｅｔ付きのゲーテッド・ラッチ回路１２に置換するとともに、該リセット端子Ｒｅｓｅｔに前記リセット信号ＲＳＴが供給されるように前記リセット端子Ｒｅｓｅｔの結線を行う（置換手段及び結線手段）。

詳述すると、図５のフローチャートで置換部２２の処理態様を示したように、置換部２２は、Ｓ（ステップ）１において、前記データ格納部２７ｂのネットリストを読み込むとともに、該ネットリストから上述のゲーテッド・ラッチ回路を内蔵するモジュールを抽出する。そして、置換部２２は、Ｓ２において、前記ライブラリ２６に格納された機能セルとしてのリセット端子Ｒｅｓｅｔ付きのゲーテッド・ラッチ回路１２の情報を読み込むとともに、Ｓ１において抽出されたゲーテッド・ラッチ回路を当該ゲーテッド・ラッチ回路１２に入れ替える（置換段階）。

続いて、置換部２２は、Ｓ３において、上記モジュール内部でのリセット端子Ｒｅｓｅｔの結線を行うとともに、Ｓ４において、当該モジュールの上位階層（設計ブロックの上位階層）で該リセット端子Ｒｅｓｅｔの結線を行う（結線段階）。

そして、置換部２２は、上述のネットリストの全てのゲーテッド・ラッチ回路をリセット端子Ｒｅｓｅｔ付きのゲーテッド・ラッチ回路１２に置換するとともに該リセット端子Ｒｅｓｅｔにリセット信号ＲＳＴを供給可能に結線したものを、新たなネットリストとして図４に示したデータ格納部２７ｃに格納する。

なお、本実施形態の設計装置は、データ格納部２７ｃに格納されたネットリストに基づいて、設計した半導体集積回路装置の論理機能やタイミング、精度などを、例えば論理シミュレータにより検証する。この際、前記ゲーテッド・ラッチ回路１２のリセット端子Ｒｅｓｅｔにリセット信号ＲＳＴを供給することで、その初期化設定を簡単に行うことができ、当該半導体集積回路装置の検証をより簡単に行うことができる。

前記配置部２３は、前記ライブラリ２６に格納された各種機能セルの配置情報及び前記データ格納部２７ｃのネットリストを読み込んで、該ネットリストに対応し上記機能セルの自動配置を行うとともに、該配置のデータをデータ格納部２７ｄに格納する。

前記配線部２４は、前記ライブラリ２６に格納された配線情報（セル間の接続情報等）及び前記データ格納部２７ｄの配置のデータを読み込んで、該配置のデータに対応しセル間の自動配線を行うとともに、配置・配線のデータをレイアウトのデータとしてデータ格納部２７ｅに格納する。

前記マスク作成部２５は、製造工程に必要な情報及び前記データ格納部２７ｅのレイアウトのデータを読み込んで、該レイアウトのデータに対応しマスクのデータを自動生成するとともに、該データをデータ格納部２７ｆに格納する。なお、このマスクのデータは、図示しない製造装置に提供され、当該半導体集積回路装置の製造に使用されるマスクの作成に供される。

以上詳述したように、本実施形態によれば、以下に示す効果が得られるようになる。

（１）本実施形態では、置換部２２により、論理合成により設計されたネットリストの
うちのゲーテッド・ラッチ回路が、リセット端子Ｒｅｓｅｔ付きのゲーテッド・ラッチ回路１２に置換される。そして、置換部２２により、リセット端子Ｒｅｓｅｔにリセット信号ＲＳＴが供給されるように該リセット端子Ｒｅｓｅｔが結線される。従って、設計した半導体集積回路装置の論理機能やタイミング、精度などを、例えば論理シミュレータにより検証する際、該ゲーテッド・ラッチ回路１２の初期化設定を簡単に行うことができ、その検証をより簡単に行うことができる。

なお、上記実施形態は以下のように変更してもよい。

・前記第１の実施形態において、ゲーテッド・ラッチ回路１２により選択的にクロック信号ＣＬＫの供給される論理回路としてのフリップフロップ１３は、例えばゲーテッド・クロック信号ＥＮＣＬＫをイネーブル信号として入力するＤフリップフロップであってもよい。あるいは、フリップフロップ１３に代えて、適宜の論理回路を採用してもよい。

・前記第２の実施形態において、論理合成部２１、置換部２２、配置部２３、配線部２４及びマスク作成部２５は、データの授受を除いて互いに独立したツールであってもよいし、これらを統括する上位の制御用ツールを別途設けてもよい。

本発明の第１の実施形態を示す回路図。 同実施形態を示す回路図。 同実施形態の動作を示すタイムチャート。 本発明の第２の実施形態を示すブロック図。 同実施形態の処理態様を示すフローチャート。 従来形態を示す回路図。

符号の説明

Ａ…第１入力端子、Ｂ…第２入力端子、Ｃ…出力端子、Ｄ…イネーブル端子としての入力端子、Ｒｅｓｅｔ…リセット端子、１２…ゲーテッド・ラッチ回路、１３…論理回路としてのフリップフロップ、１６…Ｄフリップフロップ、１７…論理ゲート回路としてのアンド回路、２２…置換手段及び結線手段を構成する置換部。

Claims (5)

1. 入力されたクロック信号を選択的に論理回路に供給し動作する半導体集積回路装置において、
   前記クロック信号が入力され、ゲーテッド・クロック信号を生成し出力するゲーテッド・ラッチ（Gated Latch ）回路を備え、前記ゲーテッド・ラッチ回路はリセット端子を更に備え、前記ゲーテッド・ラッチ回路は前記リセット端子に入力されるリセット信号に応じて初期化することを特徴とする半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置において、
   前記ゲーテッド・ラッチ回路は、
   イネーブル信号が入力されるイネーブル端子を備え、
   前記入力されたイネーブル信号に基づいて、前記論理回路に前記クロック信号を選択的に供給することを特徴とする半導体集積回路装置。
3. 請求項２に記載の半導体集積回路装置において、
   前記ゲーテッド・ラッチ回路は、
   前記イネーブル信号の論理レベルに基づいた出力信号を出力するフリップフロップと、
   前記クロック信号が入力される第１入力端子及び前記フリップフロップの出力信号が入力される第２入力端子を備え、前記論理回路に出力端子の接続された論理ゲート回路とを備えたことを特徴とする半導体集積回路装置。
4. 入力したクロック信号を選択的に論理回路に供給するゲーテッド・ラッチ（Gated Latch ）回路を備えた半導体集積回路装置の設計装置において、
   ハードウェア記述言語で表現されたデータに基づいて前記ゲーテッド・ラッチ回路を含むゲート・レベル論理回路を構成する論理合成手段と、
   前記ゲート・レベル論理回路のうちのゲーテッド・ラッチ回路を、該ゲーテッド・ラッチ回路を初期化するためのリセット端子を備えたゲーテッド・ラッチ回路に置換する置換手段と、
   前記置換されたゲーテッド・ラッチ回路の前記リセット端子に該ゲーテッド・ラッチ回路を初期化するためのリセット信号が供給されるように、前記リセット端子の結線を行う結線手段とを備えたことを特徴とする半導体集積回路装置の設計装置。
5. 入力したクロック信号を選択的に論理回路に供給するゲーテッド・ラッチ（Gated Latch ）回路を備えた半導体集積回路装置の設計方法において、
   ハードウェア記述言語で表現されたデータに基づいて前記ゲーテッド・ラッチ回路を含むゲート・レベル論理回路を構成する論理合成段階と、
   前記ゲート・レベル論理回路のうちのゲーテッド・ラッチ回路を、該ゲーテッド・ラッチ回路を初期化するためのリセット端子を備えたゲーテッド・ラッチ回路に置換する置換段階と、
   前記置換されたゲーテッド・ラッチ回路の前記リセット端子に該ゲーテッド・ラッチ回路を初期化するためのリセット信号が供給されるように、前記リセット端子の結線を行う結線段階とを備えたことを特徴とする半導体集積回路装置の設計方法。

Images