JP2013135312A

JP2013135312A - 電子機器及び同期リセット制御プログラム

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Publication number: JP2013135312A
Application number: JP2011283921A
Authority: JP
Inventors: Hiroki Sato; 裕輝佐藤; Masaru Azuma; 賢我妻; Katsutoshi Usami; 勝利宇佐美
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2011-12-26
Filing date: 2011-12-26
Publication date: 2013-07-08
Anticipated expiration: 2031-12-26
Also published as: JP5768703B2

Abstract

【課題】同期リセット回路の省電力を実現し、かつ、同期リセットを確実に行う。
【解決手段】携帯電話機は、信号の出力を停止させるリセット制御信号を生成するリセット生成レジスタ１３２と、クロック信号の出力を開始させるクロック制御信号を生成するクロックＥＮ生成レジスタ１３４とを備える。また、携帯電話機は、クロックＥＮ生成レジスタ１３４によって生成されたクロック制御信号を受信するか、又はリセット生成レジスタ１３２によって生成されたリセット制御信号を受信したら、クロック信号の出力を開始するクロックバッファ２１０を備える。また、携帯電話機は、クロックバッファ２１０から出力されたクロック信号を受信している状態で、リセット生成レジスタ１３２によって生成されたリセット制御信号を受信したら、信号の出力を停止するＤフリップフロップ回路２１２を備える。
【選択図】図３

Description

本発明は、電子機器及び同期リセット制御プログラムに関する。

近年、携帯電話機などの電子機器は、高機能化が進んでいるが、その一方で消費電力を抑制することが求められている。そこで、電子機器に登載されるＬＳＩ（Large Scale Integration）の開発においては、ＬＳＩ内の複数の回路に対して、常にクロック信号を供給するのではなく、使用する回路に選択的にクロック信号を供給する省電力設計が行われている。

このような省電力設計は、クロック信号に同期して信号の出力を停止させる同期リセット回路にも適用される。同期リセット回路は、例えば、クロックバッファとフリップフロップ回路を有する。同期リセット回路は、例えばＣＰＵ（Central Processing Unit）で生成されたクロック制御信号（CLKEN）を受信したら、受信したクロック制御信号（CLKEN）をクロックバッファに供給する。クロックバッファは、クロック制御信号（CLKEN）を受信したら、クロック信号を発生させ、発生させたクロック信号をフリップフロップ回路に供給する。また、同期リセット回路は、ＣＰＵで生成された同期リセット制御信号（XSYNCRST）を受信する。同期リセット回路は、フリップフロップ回路にクロック信号が供給されている状態で同期リセット信号を受信したら、クロック信号に同期して、フリップフロップ回路からの信号の出力を停止させる。

このように、フリップフロップ回路に常にクロック信号を供給するのではなく、クロック制御信号（CLKEN）を用いることによって選択的にクロック信号を供給することにより、同期リセット回路の省電力設計を行うことができる。

特開平１０−２４２８０８号公報

しかしながら、従来技術は、同期リセット回路の省電力を実現し、かつ、同期リセットを確実に行うことは考慮されていない。

すなわち、同期リセット回路は、クロック信号に同期してリセットをかけるので、リセットをかけるタイミングではフリップフロップ回路にクロック信号が供給されていることが求められる。一方、クロック制御信号（CLKEN）の供給に関するソフトウェア制御と、同期リセット制御信号（XSYNCRST）の供給に関するソフトウェア制御とは別々に行われる。このため、クロック制御信号（CLKEN）と同期リセット制御信号（XSYNCRST）の供給の順序に不具合があると、同期リセットが行われないおそれがある。

例えば、同期リセット回路に、クロック制御信号（CLKEN）が先に供給され、その後、同期リセット制御信号（XSYNCRST）が供給された場合、同期リセット制御信号（XSYNCRST）が供給された時点でフリップフロップ回路にクロック信号が供給されることになる。このため、同期リセット回路は、同期リセット制御信号（XSYNCRST）が供給されたら、クロック信号に同期して、フリップフロップ回路からの信号の出力を停止する（同期リセットを行う）ことができる。

一方、同期リセット回路に、同期リセット制御信号（XSYNCRST）が先に供給され、その後、クロック制御信号（CLKEN）が供給された場合、同期リセット制御信号（XSYNCRST）が供給された時点でフリップフロップ回路にクロック信号が供給されないことになる。このため、同期リセット回路は、同期リセット制御信号（XSYNCRST）が供給されても、フリップフロップ回路からの信号の出力を停止する（同期リセットを行う）ことができないおそれがある。

開示の技術は、上記に鑑みてなされたものであって、同期リセット回路の省電力を実現し、かつ、同期リセットを確実に行うことができる電子機器及び同期リセット制御プログラムを実現することを目的とする。

本願の開示する電子機器は、一つの態様において、信号の出力を停止させるリセット制御信号を生成するリセット生成回路と、クロック信号の出力を開始させるクロック制御信号を生成するクロック生成回路とを備える。また、電子機器は、前記クロック生成回路によって生成されたクロック制御信号を受信するか、又は前記リセット生成回路によって生成されたリセット制御信号を受信したら、クロック信号の出力を開始するクロックバッファを備える。また、電子機器は、前記クロックバッファから出力されたクロック信号を受信している状態で、前記リセット生成回路によって生成されたリセット制御信号を受信したら、信号の出力を停止するリセット回路を備える。

本願の開示する電子機器の一つの態様によれば、同期リセット回路の省電力を実現し、かつ、同期リセットを確実に行うことができる。

図１は、携帯電話機のハードウェア構成を示す図である。図２は、デジタルベースバンド部とリセット・クロック制御部の構成を示す図である。図３は、実施例１の同期リセット制御回路の構成を示す図である。図４は、実施例１の同期リセット制御回路のタイムチャートを示す図である。図５は、実施例１の同期リセット制御回路のタイムチャートを示す図である。図６は、比較例の同期リセット制御回路の構成を示す図である。図７は、比較例の同期リセット制御回路のタイムチャートを示す図である。図８は、実施例１の同期リセット制御回路のＲＴＬ記述例を示す図である。図９は、実施例２の同期リセット制御回路の構成を示す図である。図１０は、実施例２の同期リセット制御回路のタイムチャートを示す図である。図１１は、実施例２の同期リセット制御回路のタイムチャートを示す図である。図１２は、実施例２の同期リセット制御回路のＲＴＬ記述例を示す図である。

以下に、本願の開示する電子機器及び同期リセット制御プログラムの実施例を図面に基づいて詳細に説明する。なお、この実施例により開示技術が限定されるものではない。例えば、以下の実施例では、電子機器の一例として携帯電話機を挙げて説明するが、これに限らず、スマートフォン、ＰＤＡ（Personal Digital Assistant）、ＰＣ（Personal Computer）など同期リセット回路を有する電子機器に対して以下の実施例を適用することができる。

図１は、携帯電話機のハードウェア構成を示す図である。図１に示すように、本実施形態の携帯電話機１００は、アンテナ１０２、無線部１１０、デジタルベースバンド部１２０、リセット・クロック制御部１３０、オーディオ入出力部１４０、スピーカ１４２、及びマイク１４４を備える。また、携帯電話機１００は、記憶部１５０、表示部１６０、及びプロセッサ１７０を備える。

無線部１１０は、アンテナ１０２を介して音声や文字などの各種データの無線通信を行う。デジタルベースバンド部１２０は、無線部１１０で受信された信号をベースバンド信号に変換するとともに、変換された信号をＡ（Analog）／Ｄ（Digital）変換器によりデジタル信号へ変換する。また、デジタルベースバンド部１２０は、変換されたデジタル信号に対して、復調処理及び誤り訂正処理などの各種処理を行う。デジタルベースバンド部１２０は、例えばＣＰＵ（Central Processing Unit）またはＤＳＰ（Digital Signal Processor）などで実現される。デジタルベースバンド部１２０の詳細は後述する。

リセット・クロック制御部１３０は、例えば、プロセッサ１７０から出力されたクロック制御信号（CLKEN）を受信するとともに、プロセッサ１７０から出力された同期リセット制御信号（XSYNCRST）を受信する。そして、リセット・クロック制御部１３０は、受信したクロック制御信号（CLKEN）及び同期リセット制御信号（XSYNCRST）をデジタルベースバンド部１２０へ出力する。リセット・クロック制御部１３０の詳細は後述する。

また、オーディオ入出力部１４０は、マイク１４４を介して音声を入力するとともにスピーカ１４２を介して音声を出力する入出力インターフェースである。記憶部１５０は、携帯電話機１００の各種機能を実行するためのデータ、及び携帯電話機１００の各種機能を実行するための各種プログラムを格納するＲＯＭ(Read Only Memory)を有する。また、記憶部１５０は、ＲＯＭに格納された各種プログラムのうち実行されるプログラムを格納するＲＡＭ（Random Access Memory）を有する。表示部１６０は、文字や画像などの各種情報を表示する出力インターフェースである。

プロセッサ１７０は、記憶部１５０に格納された各種プログラムを実行するＣＰＵ（Central Processing Unit）等の演算処理部である。プロセッサ１７０は、記憶部１５０に格納された各種プログラムを実行することにより、上述した無線部１１０、デジタルベースバンド部１２０、リセット・クロック制御部１３０、オーディオ入出力部１４０、表示部１６０等を制御する。また、プロセッサ１７０は、デジタルベースバンド部１２０の各部の同期リセットを制御するために、クロック制御信号（CLKEN）及び同期リセット制御信号（XSYNCRST）を生成してリセット・クロック制御部１３０へ出力する。なお、プロセッサ１７０で実行されるプログラムは、記憶部１５０に格納されるだけではなく、ＣＤ(Compact Disc)−ＲＯＭやメモリ媒体等の頒布できる記憶媒体に記録しておき、記憶媒体から読み出して実行することができる。また、ネットワークを介して接続されたサーバにプログラムを格納し、サーバ上でプログラムが動作するようにしておいて、ネットワークを介して接続される携帯電話機１００からの要求に応じてサービスを要求元の携帯電話機１００に提供することもできる。

次に、デジタルベースバンド部１２０とリセット・クロック制御部１３０の詳細について説明する。図２は、デジタルベースバンド部とリセット・クロック制御部の構成を示す図である。図２に示すように、デジタルベースバンド部１２０は、セルサーチ部１２１、復調部１２２、復号部１２３、コード生成部１２４、及びモジュレーション部１２５を有する。

セルサーチ部１２１は、無線部１１０を介して受信された信号に対して、基地局（セル）と同期を確立するための処理を実行する。例えば、下りフレームタイミングの検出と基地局（セル）に割り当てられたスクランブリングコードの同定を行う。セルサーチ部１２１は、同期リセット制御回路１２１ａを有する。

復調部１２２は、セルサーチ部１２１によって処理された信号の復調処理を行う。復調部１２２は、同期リセット制御回路１２２ａを有する。復号部１２３は、復調部１２２によって復調処理が行われた信号に対して復号処理を行う。復号部１２３は、同期リセット制御回路１２３ａを有する。

コード生成部１２４は、無線部１１０を介して外部へ送信する信号のコードを生成する。コード生成部１２４は、同期リセット制御回路１２４ａを有する。また、モジュレーション部１２５は、コード生成部１２４によって生成された信号に対して変調処理を行う。モジュレーション部１２５は、同期リセット制御回路１２５ａを有する。

一方、リセット・クロック制御部１３０は、リセット生成レジスタ１３２と、クロックＥＮ（enable）生成レジスタ１３４とを有する。リセット生成レジスタ１３２は、セルサーチ部１２１、復調部１２２、復号部１２３、コード生成部１２４、及びモジュレーション部１２５のそれぞれに対する同期リセット制御信号（XSYNCRST）を生成する。具体的には、リセット生成レジスタ１３２は、セルサーチ部１２１に対する同期リセット制御信号（XSYNCRESET＿A）、復調部１２２に対する同期リセット制御信号（XSYNCRESET＿B）、及び復号部１２３に対する同期リセット制御信号（XSYNCRESET＿C）を生成する。また、リセット生成レジスタ１３２は、コード生成部１２４に対する同期リセット制御信号（XSYNCRESET＿D）、及びモジュレーション部１２５に対する同期リセット制御信号（XSYNCRESET＿E）を生成する。リセット生成レジスタ１３２は、例えば、フリップフロップ回路又は論理回路で形成することができる。

クロックＥＮ生成レジスタ１３４は、セルサーチ部１２１、復調部１２２、復号部１２３、コード生成部１２４、及びモジュレーション部１２５のそれぞれに対するクロック制御信号（CLKEN）を生成する。具体的には、クロックＥＮ生成レジスタ１３４は、セルサーチ部１２１に対するクロック制御信号（CLKEN＿A）、復調部１２２に対するクロック制御信号（CLKEN＿B）、及び復号部１２３に対するクロック制御信号（CLKEN＿C）を生成する。また、クロックＥＮ生成レジスタ１３４は、コード生成部１２４に対するクロック制御信号（CLKEN＿D）、及びモジュレーション部１２５に対するクロック制御信号（CLKEN＿E）を生成する。クロックＥＮ生成レジスタ１３４は、例えば、フリップフロップ回路又は論理回路で形成することができる。

このように、デジタルベースバンド部１２０は、各機能ブロック（セルサーチ部１２１、復調部１２２、復号部１２３、コード生成部１２４、及びモジュレーション部１２５）にそれぞれ、同期リセット制御回路を備えている。このため、リセット・クロック制御部１３０は、セルサーチ部１２１、復調部１２２、復号部１２３、コード生成部１２４、及びモジュレーション部１２５のそれぞれに対して、クロック信号の供給タイミングと同期リセットのタイミングを制御することができる。

次に、実施例１の同期リセット制御回路について説明する。図３は、実施例１の同期リセット制御回路の構成を示す図である。図３は、一例として、セルサーチ部１２１に設けられた同期リセット制御回路１２１ａを代表に挙げて説明するが、デジタルベースバンド部１２０の他のブロック（復調部１２２等）の同期リセット制御回路も同様である。なお、説明の便宜上、同期リセット制御回路１２１ａに入力されるクロック制御信号をクロック制御信号（CLKEN）とし、同期リセット制御回路１２１ａに入力される同期リセット制御信号を同期リセット制御信号（XSYNCRST）として説明する。

同期リセット制御回路１２１ａは、ＡＮＤ回路２０２，２０６と、ＯＲ回路２０４，２０８と、クロックバッファ２１０と、Ｄフリップフロップ回路２１２とを有する。ＡＮＤ回路２０２には、ＥＮ（enable）信号、及びＤＩＮ（datain）信号が入力される。ＡＮＤ回路２０２は、ＥＮ信号及びＤＩＮ信号の論理に応じた信号を出力する。ＯＲ回路２０４には、ＡＮＤ回路２０２の出力信号、及びＤフリップフロップ回路２１２の出力信号が入力される。ＯＲ回路２０４は、ＡＮＤ回路２０２の出力信号及びＤフリップフロップ回路２１２の出力信号の論理に応じた信号を出力する。

ＡＮＤ回路２０６には、ＯＲ回路２０４の出力信号、及びリセット生成レジスタ１３２から出力された同期リセット制御信号（XSYNCRST）が入力される。ＡＮＤ回路２０６は、ＯＲ回路２０４の出力信号及び同期リセット制御信号（XSYNCRST）の論理に応じた信号を出力する。

ＯＲ回路２０８には、クロックＥＮ生成レジスタ１３４から出力されたクロック制御信号（CLKEN）、及びリセット生成レジスタ１３２から出力された同期リセット制御信号（XSYNCRST）の論理を反転した信号が入力される。ＯＲ回路２０８は、クロック制御信号（CLKEN）、及び同期リセット制御信号（XSYNCRST）の論理を反転した信号の論理に応じた信号を出力する。

クロックバッファ２１０のクロックポート（CLK）には、クロック信号（CLOCK）が入力される。また、クロックバッファ２１０のクロックイネーブルポート（CEN）には、ＯＲ回路２０８の出力信号が入力される。クロックバッファ２１０は、クロックイネーブルポートがアクティブになったら（例えばＨ（HIGH）信号が入力されたら）、出力ポート（GCLK）からクロック信号の出力を開始する。

Ｄフリップフロップ回路２１２は、Ｄ入力ポート（D）にＡＮＤ回路２０６の出力信号が入力される。また、Ｄフリップフロップ回路２１２は、クロックポート（ENCK）にクロックバッファ２１０の出力ポート（GCLK）から出力されたクロック信号が入力される。Ｄフリップフロップ回路２１２は、クロックポート（ENCK）にクロック信号が入力されている場合は、Ｄフリップフロップ回路として動作するので、Ｄ入力ポート（D）への入力信号に応じてＱ出力ポート（Q）から信号を出力する。一方、Ｄフリップフロップ回路２１２は、クロックポート（ENCK）にクロック信号が入力されていない場合は、Ｄフリップフロップ回路として動作しない。このように、クロック制御信号（CLKEN）によって、Ｄフリップフロップ回路２１２へ選択的にクロック信号を供給することで、省電力を図ることができる。

次に、実施例１の同期リセット制御回路のタイムチャートについて説明する。図４，５は、実施例１の同期リセット制御回路のタイムチャートを示す図である。図４のタイムチャートは、同期リセット制御回路に、クロック制御信号（CLKEN）が先に供給され、その後、同期リセット制御信号（XSYNCRST）が供給された場合のタイムチャートを示すものである。一方、図５のタイムチャートは、同期リセット制御回路に、同期リセット制御信号（XSYNCRST）が先に供給され、その後、クロック制御信号（CLKEN）が供給された場合のタイムチャートを示すものである。

まず、図４のタイムチャートを説明する。図４に示すように、まず、クロック制御信号（CLKEN）がＬ（LOW）信号からＨ（HIGH）信号に立ち上がってアクティブになる（ステップＳ１０１）。これにより、ＯＲ回路２０８には、クロック制御信号（CLKEN）が入力され、クロックイネーブルポート（CEN）にＨ（HIGH）信号が入力される。これにより、クロック制御信号（CLKEN）がアクティブになった次のクロック立ち上がりタイミングでクロックバッファ２１０の出力ポート（GCLK）からクロック信号が出力される（ステップＳ１０２）。その後、同期リセット制御信号（XSYNCRST）がＨ（HIGH）信号からＬ（LOW）信号に立ち下がってアクティブになる（ステップＳ１０３）。その結果、クロックポート（ENCK）にクロック信号が入力された状態で、同期リセット制御信号（XSYNCRST）がアクティブになるので、同期リセット制御信号（XSYNCRST）がアクティブになった次のクロック立ち上がりタイミングでＱ出力ポート（Q）からの信号の出力が停止される（同期リセットが行われる）（ステップＳ１０４）。

次に、図５のタイムチャートを説明する。図５に示すように、まず、クロック制御信号（CLKEN）がＬ（LOW）信号のままでアクティブになっていない状態で、同期リセット制御信号（XSYNCRST）がＨ（HIGH）信号からＬ（LOW）信号に立ち下がってアクティブになる（ステップＳ２０１）。これにより、ＯＲ回路２０８には、同期リセット制御信号（XSYNCRST）の論理反転したＨ（HIGH）信号が入力され、クロックイネーブルポート（CEN）にＨ（HIGH）信号が入力される。これにより、同期リセット制御信号（XSYNCRST）がアクティブになった次のクロック立ち上がりタイミングで、出力ポート（GCLK）からクロック信号が出力される（ステップＳ２０２）。その結果、クロックポート（ENCK）にクロック信号が入力された状態で、同期リセット制御信号（XSYNCRST）がアクティブになるので、Ｑ出力ポート（Q）からの信号の出力が停止される（同期リセットが行われる）（ステップＳ２０３）。

これに対して、比較例の同期リセット制御回路と、比較例の同期リセット制御回路のタイムチャートについて説明する。図６は、比較例の同期リセット制御回路の構成を示す図である。図７は、比較例の同期リセット制御回路のタイムチャートを示す図である。

図６に示すように、比較例の同期リセット制御回路は、図３の同期リセット制御回路と比較して、ＯＲ回路２０８を設けず、クロック制御信号（CLKEN）を直接クロックバッファ２１０のクロックイネーブルポート（CEN）に入力する点が異なる。また、図６に示すように、比較例の同期リセット制御回路は、図３の同期リセット制御回路と比較して、同期リセット制御信号（XSYNCRST）の論理反転した信号をクロックバッファ２１０へ入力しない点が異なる。なお、その他の構成については、図３の同期リセット制御回路と同様であるので、図３の同期リセット制御回路と同様の構成については説明を省略する。

また、図７のタイムチャートは、図５と同様に、同期リセット制御回路に、同期リセット制御信号（XSYNCRST）が先に供給され、その後、クロック制御信号（CLKEN）が供給された場合のタイムチャートを示すものである。

図７に示すように、まず、クロック制御信号（CLKEN）がＬ（LOW）信号のままでアクティブになっていない状態で、同期リセット制御信号（XSYNCRST）がＨ（HIGH）信号からＬ（LOW）信号に立ち下がってアクティブになる（ステップＳ３０１）。しかしながら、この状態では、クロック制御信号（CLKEN）がアクティブになっていないから、同期リセット制御信号（XSYNCRST）がアクティブになった次のクロック立ち上がりタイミングで、出力ポート（GCLK）からクロック信号が出力されない（ステップＳ３０２）。その結果、クロックポート（ENCK）にクロック信号が入力されていない状態で、同期リセット制御信号（XSYNCRST）がアクティブになるので、Ｑ出力ポート（Q）からの信号の出力は停止されない（同期リセットが行われない）（ステップＳ３０３）。

このように、実施例１の同期リセット制御回路は、クロック制御信号（CLKEN）だけではなく、同期リセット制御信号（XSYNCRST）もクロックバッファ２１０に入力する。そして、クロックバッファ２１０は、クロック制御信号（CLKEN）と同期リセット制御信号（XSYNCRST）のいずれかがアクティブになったらクロック信号の出力を開始する。したがって、実施例１の同期リセット制御回路によれば、同期リセット制御回路に、同期リセット制御信号（XSYNCRST）が先に供給され、その後、クロック制御信号（CLKEN）が供給された場合であっても、確実に同期リセットを行うことができる。また、クロック制御とリセット制御に関する制御プログラムを設計する際、クロック制御とリセット制御のタイミングを意識することなく制御プログラムを設計することができるため、制御ソフトの設計ミスよるリセット漏れを防止することができる。また、同期リセット制御信号（XSYNCRST）がクロック信号を発生させるクロック制御信号（CLKEN）の役割も果たすため、クロック制御信号（CLKEN）を供給しない設計を行うことも可能である。

次に、実施例１の同期リセット制御回路のＲＴＬ記述例について説明する。図８は、実施例１の同期リセット制御回路のＲＴＬ記述例を示す図である。図８のＲＴＬ記述例には、図３のＯＲ回路２０８から出力される信号（１）を示す記述が含まれる。すなわち、図８の（１）で示したように、クロック制御信号（CLKEN）が「１」（アクティブ）になるか、又は同期リセット制御信号（XSYNCRST）が「０」（アクティブ）になったら、出力ポート（GCLK）からクロック信号が出力される。

次に、実施例２の携帯電話機について説明する。実施例２の携帯電話機は、デジタルベースバンド部の各部の同期リセット制御回路が異なるだけであり、その他の構成は実施例１と同様である。したがって、実施例１と異なる部分のみ説明をして、その他の構成については説明を省略する。

なお、実施例１では、同期リセット制御信号（XSYNCRST）がアクティブの期間は、クロックバッファ２１０がイネーブルになるため、クロック信号がＤフリップフロップ回路２１２に供給され続ける。例えば、図５のように同期リセット制御信号（XSYNCRST）がパルス信号の場合は、実施例１の同期リセット制御回路でも消費電力の増加を抑制できる。一方、同期リセット制御信号（XSYNCRST）が複数クロックにまたがってアクティブであり続けるレベル信号の場合は、同期リセット制御信号（XSYNCRST）がアクティブの期間クロック信号がＤフリップフロップ回路２１２に供給され続ける。このため、同期リセット制御信号（XSYNCRST）がレベル信号の場合、クロックバッファを設けているにも関わらず、クロック信号が供給され続けて消費電力が増加するおそれがある。実施例２の同期リセット制御回路は、この点に鑑みてなされた実施例である。

図９は、実施例２の同期リセット制御回路の構成を示す図である。図９に示すように、同期リセット制御回路１２１ａは、クロックバッファ部１２１ａ−１と、フリップフロップ部１２１ａ−２，１２１ａ−２，・・・１２１ａ−ｎ（ｎは３以上の整数）とを有する。

クロックバッファ部１２１ａ−１は、同期リセット制御信号（XSYNCRST）を、クロック信号の１周期に相当する長さのパルス信号に変換する変換回路３０１と、ＡＮＤ回路３１２と、ＯＲ回路３１４と、クロックバッファ３１６とを有する。変換回路３０１は、Ｄフリップフロップ回路３０２，３１０と、ＡＮＤ回路３０４，３０６，３０８とを有する。

Ｄフリップフロップ回路３０２には、クロックバッファ部１２１ａ−１に入力されたクロック信号（CLOCK）、及び同期リセット制御信号（XSYNCRST）が入力される。Ｄフリップフロップ回路３０２は、同期リセット制御信号（XSYNCRST）の入力に応じて信号を出力する。

ＡＮＤ回路３０４には、Ｄフリップフロップ回路３０２の出力信号の論理を反転した信号、及び同期リセット制御信号（XSYNCRST）が入力される。ＡＮＤ回路３０４は、Ｄフリップフロップ回路３０２の出力信号の論理を反転した信号、及び同期リセット制御信号（XSYNCRST）の論理に応じた信号を出力する。

ＡＮＤ回路３０６には、Ｄフリップフロップ回路３０２の出力信号、及び同期リセット制御信号（XSYNCRST）の論理を反転した信号が入力される。ＡＮＤ回路３０６は、Ｄフリップフロップ回路３０２の出力信号、及び同期リセット制御信号（XSYNCRST）の論理を反転した信号の論理に応じた信号を出力する。

ＡＮＤ回路３０８には、ＡＮＤ回路３０４の出力信号の論理を反転した信号、及びＡＮＤ回路３０６の出力信号の論理を反転した信号が入力される。ＡＮＤ回路３０８は、ＡＮＤ回路３０４の出力信号の論理を反転した信号、及びＡＮＤ回路３０６の出力信号の論理を反転した信号の論理に応じた信号を出力する。

Ｄフリップフロップ回路３１０には、クロックバッファ部１２１ａ−１に入力されたクロック信号（CLOCK）、及びＡＮＤ回路３０８の出力信号が入力される。Ｄフリップフロップ回路３１０は、ＡＮＤ回路３０８の出力信号の入力に応じて信号を出力する。

ＡＮＤ回路３１２には、同期リセット制御信号（XSYNCRST）、及びＤフリップフロップ回路３１０の出力信号が入力される。ＡＮＤ回路３１２は、同期リセット制御信号（XSYNCRST）、及びＤフリップフロップ回路３１０の出力信号の論理に応じた信号を、同期リセット制御信号（XSYNCRST）として出力する。

ＯＲ回路３１４には、クロックＥＮ生成レジスタ１３４から出力されたクロック制御信号（CLKEN）、及びＤフリップフロップ回路３１０の出力信号の論理を反転した信号が入力される。ＯＲ回路２０８は、クロック制御信号（CLKEN）、及びＤフリップフロップ回路３１０の出力信号の論理を反転した信号の論理に応じた信号を出力する。

クロックバッファ３１６のクロックポート（CLK）には、クロック信号（CLOCK）が入力される。また、クロックバッファ３１６のクロックイネーブルポート（CEN）には、ＯＲ回路３１４の出力信号が入力される。クロックバッファ３１６は、クロックイネーブルポートがアクティブになったら（Ｈ（HIGH）信号が入力されたら）、出力ポート（GCLK）からクロック信号の出力を開始する。

フリップフロップ部１２１ａ−２は、ＡＮＤ回路３１８，３２２と、ＯＲ回路３２０と、Ｄフリップフロップ回路３２４を有する。ＡＮＤ回路３１８には、ＥＮ（enable）信号、及びＤＩＮ（datain）信号が入力される。ＡＮＤ回路３１８は、ＥＮ信号及びＤＩＮ信号の論理に応じた信号を出力する。ＯＲ回路３２０には、ＡＮＤ回路３１８の出力信号、及びＤフリップフロップ回路３２４の出力信号が入力される。ＯＲ回路３２０は、ＡＮＤ回路３１８の出力信号及びＤフリップフロップ回路３２４の出力信号の論理に応じた信号を出力する。

ＡＮＤ回路３２２には、ＯＲ回路３２０の出力信号、及びＡＮＤ回路３１２から出力された同期リセット制御信号（XSYNCRST）が入力される。ＡＮＤ回路３２２は、ＯＲ回路３２０の出力信号及び同期リセット制御信号（XSYNCRST）の論理に応じた信号を出力する。

Ｄフリップフロップ回路３２４は、Ｄ入力ポート（D）にＡＮＤ回路３２２の出力信号が入力される。また、Ｄフリップフロップ回路３２４は、クロックポート（ENCK）にクロックバッファ３１６の出力ポート（GCLK）から出力されたクロック信号が入力される。Ｄフリップフロップ回路３２４は、クロックポート（ENCK）にクロック信号が入力されている場合は、Ｄフリップフロップ回路として動作するので、Ｄ入力ポート（D）への入力信号に応じてＱ出力ポート（Q）から信号を出力する。一方、Ｄフリップフロップ回路３２４は、クロックポート（ENCK）にクロック信号が入力されていない場合は、Ｄフリップフロップ回路として動作しない。このように、クロック制御信号（CLKEN）によって、Ｄフリップフロップ回路３２４へ選択的にクロック信号を供給することで、省電力を図ることができる。なお、フリップフロップ部１２１ａ−３〜フリップフロップ部１２１ａ−ｎは、フリップフロップ部１２１ａ−２と同様の構成であるので、説明を省略する。

次に、実施例２の同期リセット制御回路のタイムチャートについて説明する。図１０，１１は、実施例２の同期リセット制御回路のタイムチャートを示す図である。図１０のタイムチャートは、同期リセット制御回路に、同期リセット制御信号（XSYNCRST）が先に供給され、その後、クロック制御信号（CLKEN）が供給された場合のタイムチャートを示すものである。また、図１０のタイムチャートは、リセット解除時（リセットネゲート時）にリセットをかける場合のタイムチャートである。また、図１１のタイムチャートは、同期リセット制御回路に、同期リセット制御信号（XSYNCRST）が供給される一方、クロック制御信号（CLKEN）が供給されない場合のタイムチャートである。また、図１１のタイムチャートは、リセットをかける時（リセットアサート時）のタイムチャートである。

まず、図１０のタイムチャートを説明する。図１０に示すように、まず、クロック制御信号（CLKEN）がＬ（LOW）信号のままでアクティブになっていない状態で、同期リセット制御信号（XSYNCRST）がＬ（LOW）信号からＨ（HIGH）信号に立ち上がってアクティブになる（ステップＳ４０１）。これにより、ＡＮＤ回路３０４からの出力がＨ（HIGH）信号からＬ（LOW）信号へ立ち下がる（ステップＳ４０２）。なお、同期リセット制御信号（XSYNCRST）は、いったんアクティブになった後、複数クロックにわたってアクティブ状態が続くレベル信号である。

続いて、同期リセット制御信号（XSYNCRST）がアクティブになった次のクロック立ち上がりタイミングで、Ｄフリップフロップ回路３０２の出力信号がＬ（LOW）信号からＨ（HIGH）信号に立ち上がる（ステップＳ４０３）。これに応じて、ＡＮＤ回路３０４からの出力がＬ（LOW）信号からＨ（HIGH）信号へ立ち上がり、Ｄフリップフロップ回路３１０からの出力がＨ（HIGH）信号からＬ（LOW）信号へ立ち下がる（ステップＳ４０４）。これにより、ＯＲ回路３１４には、Ｄフリップフロップ回路３１０の出力信号の論理反転したＨ（HIGH）信号が入力され、クロックイネーブルポート（CEN）にＨ（HIGH）信号が入力される。これにより、Ｄフリップフロップ回路３１０からの出力がＨ（HIGH）信号からＬ（LOW）信号へ立ち下がった次のクロック立ち上がりタイミングで、出力ポート（GCLK）からクロック信号が出力される（ステップＳ４０５）。その結果、クロックポート（ENCK）にクロック信号が入力された状態で、同期リセット制御信号（XSYNCRST）がアクティブになるので、Ｑ出力ポート（Q）からの信号の出力が停止される（同期リセットが行われる）（ステップＳ４０６）。

次に、図１１のタイムチャートを説明する。図１１に示すように、まず、クロック制御信号（CLKEN）がＬ（LOW）信号のままでアクティブになっていない状態で、同期リセット制御信号（XSYNCRST）がＨ（HIGH）信号からＬ（LOW）信号に立ち下がってアクティブになる（ステップＳ５０１）。これにより、ＡＮＤ回路３０６からの出力がＨ（HIGH）信号からＬ（LOW）信号へ立ち下がる（ステップＳ５０２）。なお、同期リセット制御信号（XSYNCRST）は、いったんアクティブになった後、複数クロックにわたってアクティブ状態が続くレベル信号である。

続いて、同期リセット制御信号（XSYNCRST）がアクティブになった次のクロック立ち上がりタイミングで、Ｄフリップフロップ回路３０２の出力信号がＨ（HIGH）信号からＬ（LOW）信号に立ち下がる（ステップＳ５０３）。これに応じて、ＡＮＤ回路３０６からの出力がＬ（LOW）信号からＨ（HIGH）信号へ立ち上がり、Ｄフリップフロップ回路３１０からの出力がＨ（HIGH）信号からＬ（LOW）信号へ立ち下がる（ステップＳ５０４）。これにより、ＯＲ回路３１４には、Ｄフリップフロップ回路３１０の出力信号の論理反転したＨ（HIGH）信号が入力され、クロックイネーブルポート（CEN）にＨ（HIGH）信号が入力される。これにより、Ｄフリップフロップ回路３１０からの出力がＨ（HIGH）信号からＬ（LOW）信号へ立ち下がった次のクロック立ち上がりタイミングで、出力ポート（GCLK）からクロック信号が出力される（ステップＳ５０５）。その結果、クロックポート（ENCK）にクロック信号が入力された状態で、同期リセット制御信号（XSYNCRST）がアクティブになるので、Ｑ出力ポート（Q）からの信号の出力が停止される（同期リセットが行われる）（ステップＳ５０６）。

このように、実施例２の同期リセット制御回路は、クロック制御信号（CLKEN）だけではなく、変換回路３０１を介して出力された同期リセット制御信号（XSYNCRST）もクロックバッファ３１６に入力する。そして、クロックバッファ３１６は、クロック制御信号（CLKEN）と、変換回路３０１を介して出力された同期リセット制御信号（XSYNCRST）のいずれかがアクティブになったらクロック信号の出力を開始する。したがって、実施例２の同期リセット制御回路によれば、同期リセット制御回路に、同期リセット制御信号（XSYNCRST）が先に供給され、その後、クロック制御信号（CLKEN）が供給された場合であっても、確実に同期リセットを行うことができる。

これに加えて、実施例２では、変換回路３０１を設けているので、複数クロックにわたってアクティブ状態が続くレベル信号である同期リセット制御信号（XSYNCRST）を、クロック信号の１周期に相当する長さのパルス信号に変換することができる。このため、実施例２の同期リセット制御回路によれば、同期リセット制御信号（XSYNCRST）がレベル信号であっても、クロック信号がＤフリップフロップ回路３２４に供給され続けて消費電力が増加することを抑制することができる。

次に、実施例２の同期リセット制御回路のＲＴＬ記述例について説明する。図１２は、実施例２の同期リセット制御回路のＲＴＬ記述例を示す図である。図１２のＲＴＬ記述例には、図９のＤフリップフロップ回路３０２から出力される信号（１）、ＡＮＤ回路３０４から出力される信号（２）、及びＡＮＤ回路３０６から出力される信号（３）を示す記述が含まれる。また、図１２のＲＴＬ記述例には、図９のＤフリップフロップ回路３１０から出力される信号（４）、及びＯＲ回路３１４から出力される信号（５）を示す記述が含まれる。すなわち、図１２の（５）で示したように、クロック制御信号（CLKEN）が「１」（アクティブ）になるか、又は同期リセット制御信号（XSYNCRST）が「０」（アクティブ）になったことに起因してＤフリップフロップ回路３０２の出力信号が「０」になったら、出力ポート（GCLK）からクロック信号が出力される。

なお、上述の実施例１，２は、主に携帯電話機１００を中心に説明したが、これに限らず、あらかじめ用意された同期リセット制御プログラムを電子機器で実行することによって、上述の実施例と同様の機能を実現することができる。すなわち、同期リセット制御プログラムは、電子機器に、信号の出力を停止させるリセット制御信号を生成する処理を実行させる。また、同期リセット制御プログラムは、電子機器に、クロック信号の出力を開始させるクロック制御信号を生成する処理を実行させる。また、同期リセット制御プログラムは、電子機器に、前記生成されたクロック制御信号を受信するか、又は前記生成されたリセット制御信号を受信したら、クロック信号の出力を開始する処理を実行させる。また、同期リセット制御プログラムは、電子機器に、前記出力されたクロック信号を受信している状態で、前記生成されたリセット制御信号を受信したら、信号の出力を停止する処理を実行させる。なお、同期リセット制御プログラムは、インターネットなどの通信ネットワークを介して電子機器に配布することができる。また、同期リセット制御プログラムは、電子機器に設けられたメモリ、ハードディスク、その他のコンピュータで読み取り可能な記録媒体に記録され、電子機器によって記録媒体から読み出して実行することもできる。

１００携帯電話機
１２０デジタルベースバンド部
１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａ同期リセット制御回路
１３０リセット・クロック制御部
１３２リセット生成レジスタ
１３４クロックＥＮ生成レジスタ
２１０，３１６クロックバッファ
２１２，３２４Ｄフリップフロップ回路
３０１変換回路

Claims

信号の出力を停止させるリセット制御信号を生成するリセット生成回路と、
クロック信号の出力を開始させるクロック制御信号を生成するクロック生成回路と、
前記クロック生成回路によって生成されたクロック制御信号を受信するか、又は前記リセット生成回路によって生成されたリセット制御信号を受信したら、クロック信号の出力を開始するクロックバッファと、
前記クロックバッファから出力されたクロック信号を受信している状態で、前記リセット生成回路によって生成されたリセット制御信号を受信したら、信号の出力を停止するリセット回路と、
を備えることを特徴とする電子機器。
前記リセット生成回路によって生成されたリセット制御信号を、前記クロック信号の１周期に相当する長さのパルス信号に変換する変換回路をさらに備え、
前記クロックバッファは、前記変換回路によって変換されたパルス信号を受信するか、又は前記リセット生成回路によって生成されたリセット制御信号を受信したら、クロック信号の出力を開始する
ことを特徴とする請求項１に記載の電子機器。
電子機器に、
信号の出力を停止させるリセット制御信号を生成し、
クロック信号の出力を開始させるクロック制御信号を生成し、
前記生成されたクロック制御信号を受信するか、又は前記生成されたリセット制御信号を受信したら、クロック信号の出力を開始し、
前記出力されたクロック信号を受信している状態で、前記生成されたリセット制御信号を受信したら、信号の出力を停止する
処理を実行させることを特徴とする同期リセット制御プログラム。