JPH02241111A - 信号断検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 入力信号が定められた時間ハイ又はロウに固定されると
信号断と判定する信号断検出回路に関し、設定された基
準時間で常に正確な信号断検出が出来ると共に、簡易な
設定条件変更により基準時間を容易に変えることが出来
る信号断検出回路を提供することを目的とし、 入力側の電圧設定条件により出力側の出力条件を変更す
ることが出来るｎ進カウンタ回路と、ｎ進カウンタ回路
のカウントタイミングを取るクロックを入力信号から作
成するクロック信号作成回路と、ｎ進カウンタ回路へロ
ード信号を送り込むロード信号送出回路と、クロック信
号作成回路で作成したクロックの送り込みをｎ進カウン
タ回路の出力側がハイの時停止するクロック信号送出回
路と、ｎ進力うンタ回路の出力側がハイになったことを
検出し、その状態を保持するラッチ回路とを備え、入力
信号によりｎ進カウンタ回路をロードし、カウントを開
始した後ｎ進カウンタ回路の出力側がハイになるとその
ハイ状態を信号断検出信号として検出するように構成す
る。

〔産業上の利用分野〕

本発明は、入力信号が定められた時間ハイ又はロウに固
定されると信号断と判定する信号断検出回路に関する。

例えば、伝送回線を介してデータ信号を伝送する時、デ
ータ信号のハイ又はロウに固定される状態が連続した場
合、そのデータ信号が断なのか否かを正確に判定するこ
とが高品質のデータを伝送する上で必要となる。

〔従来の技術〕

第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図をそれぞれ示す。

信号［相］が断か否かを判定するためには判定するため
の基準時間を必要とする。

第４図に示す従来例は、コンデンサＣと抵抗器Ｒを用い
たマルチバイブレーク１で信号■の立ち上がり又は立ち
下がりを引き伸ばし、定められた時間、信号［相］がハ
イ又はロウに固定され変化しない場合、マルチハイブレ
ーク１が復旧することにより信号［相］が断であると判
定し、信号断検出信号［相］を出力する場合の例である
。

本例における基準時間はコンデンサＣと抵抗器Ｒの時定
数により決定されるため、コンデンサＣと抵抗器Ｒの値
を変えることにより基準時間を変化させることが可能で
ある。

一 尚、第４図におけるタイムチャートを第５図に示してい
る。即ち、コンデンサＣと抵抗器Ｒの時定数以上に信号
［相］のハイ又はロウ固定が連続すると、信号［相］を
断として検出し信号断検出信号［相］（第５図に示すハ
イの部分）をマルチバイブレーク１の出力側より出力す
る。

〔発明が解決しようとする課題〕

上述した第４図に示す従来例では、コンデンサＣと抵抗
器Ｒの時定数より、信号断を判定する基準時間を得てい
る例であるが、この場合コンデンサＣ及び抵抗器Ｒの値
の許容誤差が大であり、そのため信号［相］がハイ又は
ロウに固定されてから信号断と判定するまでの時間に誤
差が生じてしまう。

又、基準時間を変えるためにはコンデンサＣと抵抗器Ｒ
の値を適切なものに替えると共に、その時の時定数を実
測する等の手間がかかる。

本発明は、設定された基準時間で常に正確な信号断検出
が出来ると共に、簡易な設定条件変更により基準時間を
容易に変えることが出来る信号断検出回路を提供するこ
とを目的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１０は入力側
の電圧設定条件により出力側の出力条件を変更すること
が出来るｎ進カウンタ回路であり、２０はｎ進カウンタ
回路１０のカウントタイミングを取るクロックＣＬＫを
入力信号［相］から作成するクロック信号作成回路であ
り、 ３０はｎ進カウンタ回路１０へロード信号を送り込むロ
ード信号送出回路であり、 ４０はクロック信号作成回路２０で作成したクロックＣ
ＬＫの送り込みをｎ進カウンタ回路１０の出力側がハイ
の時停止するクロック信号送出回路であり、 ５０はｎ進カウンタ回路１０の出力側がハイになったこ
とを検出し、その状態を保持するラッチ回路であり、 一 かかる手段を具備することにより本課題を解決するだめ
の手段とする。

（作　用〕 定められた時間、入力信号［相］がハイ又はロウに固定
され変化しない場合、ロード信号送出回路３０の出力側
がハイになり、ｎ進カウンタ回路１０がカウントを開始
する。

そして、ｎ進カウンタ回路１０の入力側の電圧設定端子
Ｄ１の所定端子がハイになると、その出力側端子Ｑ、が
ハイとなり、このハイを入力信号［相］を断と判定する
信号断検出信号［相］として送出する。

次に、入力信号［相］がハイ又はロウに変化する場合、
ロード信号送出回路３０の出力がロウになるため、ｎ進
カウンタ回路１０はカウントを行わない 従って、ｎ進カウンタ回路１０の入力側の電圧設定端子
り、の所定端子は最初に設定したままになり、その出力
側端子Ｑ、がロウとなるため入力信号［相］を断と判定
する信号断検出信号［相］は送出されない。

以上の判定は例えばクロックＣＬＫの１ビット単位で行
え、しかも常に一定タイミングで入力側の信号断が検出
可能であり、この判定基準時間は１ビット単位に可変す
ることが可能である。

〔実施例〕

以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるタイムチャートを説明する図を
それぞれ示す。

第２図に示す本発明の実施例は第１図で説明したｎ進カ
ウンタ回路１０として、１６進カウンタ回路１０ａ、 クロック信号作成回路２０として、入力信号［相］を基
に１６進カウンタ回路１０ａを動作させるためのクロッ
クＣＬＫを作成するクロック信号作成回路２０ａ、 ロード信号送出回路３０として、Ｄ型のフリップフロッ
プ回路（以下１）−Ｆ、　　Ｆ回路と称する）３１と、
排他的否定論理和回路（以下ＥＸ−ＮＯＲ回路と称する
）３２からなるロード信号送出回路３０ａ１ クロック信号送出回路４０として、クロックＣＬＫの送
出条件を決定する否定論積回路（以下ＮＡＮＤ回路と称
する）４０ａ、 ラッチ回路５０として、２つのＮＡＮＤ回路５１．５２
からなるラッチ回路５０ａとを具備して構成した例であ
る。

尚、ラッチ回路５（ｌａは、１６進カウンタ回路１０ａ
の出力側端子ＱＡ、ＱＢがハイになると１６進カウンタ
回路１０ａにＮＡＮＤ回路４０ａを介して送出するクロ
ックＣＬＫを停止するための信号■を出力し、その時の
１６進カウンタ何路１０ａの出力側端子ＱＡ、ＱＢのハ
イを２つのＮＡＮＤ回路５１．５２の組み合わせ回路に
て保持させる。

本実施例は２ビット以上ＣＬＫ端子にクロックＣＬＫが
入力しない場合、入力側の信号［相］が断と判定する場
合であり、そのための入力側子の電圧設定条件として、
ＤＢ端子をグランドＣＧ）にＤＡ、ＤＣ，ＤＤ端子を＋
５■に接続している。

又、入力側の信号［相］が断の判定をクロックＣＬＫが
３ビット以上入らない条件とする場合、ＤＡ。

ＤＢ端子をグランド（Ｇ）に、ＤＣ，ＤＤ端子を＋５Ｖ
に接続することにより達成することが可能となる。

即ち、入力側子の電圧設定条件を上述のように任意に変
更することにより、入力側の信号断の判定基準を変える
ことが可能となる。

次に、本実施例における１６進カウンタ回路１０ａの出
力側の端子は、ＱＡ、ＱＢ端子の信号出力状態をＮＡＮ
Ｄ回路６１で取り出し、インバータ回路６２を介した信
号状態がハイの場合、入力信号［相］を断として検出し
ている。

尚、出力側の端子ＱＡ−ＱＤの信号出力状態を何端子分
ＮＡＮＤするかは、入力側子ＤＡ−ＤＤの電圧設定条件
に基づくものとする。

＝　１０ １６進カウンタ回路１０ａのロード端子りに送出する信
号■は、ロード信号送出回路３０ａ内ＤＦ、Ｆ回路３１
で入力信号［相］を、この入力信号［相］と同期したク
ロックＣＬＫで１段シフトし、その時Ｄ−Ｆ、Ｆ回路３
１の出力端子Ｑ１から出力する信号と直接取り込んだ入
力信号［相］とをＥＸＮＯＲ回路３２で演算した信号■
とする。

この１６進カウンタ回路１０ａのロード端子りに送り込
まれる信号■の状態の変化かを検出することにより、入
力信号断の有無を判定することになる。

もし、入力信号■が変化している場合は、ロード信号送
出回路３０ａの出力側からの信号■がロウになる。即ち
、Ｅ：Ｘ−ＮＯＲ回路３２に入力するＤ−Ｆ、Ｆ回路３
１の出力端子Ｑ、からの出力信号と、入力信号［相］と
の極性が常に逆極性となるため、ＥＸ−ＮＯＲ回路３２
の出力側の信号■がロウとなる。

この時の１６進カウンタ回路１０ａは入力側子ＤＡ−Ｄ
Ｄをロードしカウントを行わないため、出力端子ＱＡが
ハイ、出力端子ＱＢがロウになり、そのＮＡＮＤ回路６
１の出力■がハイとなるため、インバータ回路６２の出
力はロウとなる。

一方、入力信号［相］が変化していない場合は、ＥＸ＝
ＮＯＲ回路３２に人力する２つの信号は常に同一極性と
なるため、第３図に示すようにロード信号送出回路３０
ａの出力側からの信号■がハイになり、１６進カウンタ
回路１０ａがカウントを始める。

そして、出力端子ＱＡ、ＱＢがハイになるとそのＮＡＮ
Ｄ回路６１の出力■がロウとなり、インバータ回路６２
の出力はハイとなり、信号断検出信号［相］として送出
する。

この時のラッチ回路５０ａの出力信号■は同じく第３図
に示すようにロウとなり、ＮＡＮＤ回路４０ａを介して
出力されるクロックＣＬＫはハイ固定となり、１６進カ
ウンタ回路１０ａの動作を停止し、その状態を入力信号
［相］が変化するまで維持させることになる。

尚、リセット信号は信号断検出回路に電源をオンするこ
とにより、ハイとなり信号断検出回路の動作準備を調え
るためのものである。

上述のように構成することにより、入力信号［相］がハ
イ又はロウに固定されてから信号断を検出するまでの時
間が常に正確に誤差を生じることなく行え、しかも判定
時間を容易に変化することが出来る。

〔発明の効果〕

以上のような本発明によれば、高精度に信号断を検出す
ると共に、信号断を判定する条件を容易に変化させるこ
とが出来る信号断検出回路を提供することが出来る。

第５図は従来例におけるタイムチャートを説明する図、 をそれぞれ示す。

図において、 １はマルヂハイブレーク、１０はｎ進カウンタ回路、１
０ａは１６進カウンタ回路、 ２０、２０ａはクロック信号作成回路、３０　、３０ａ
はロード信号送出回路、３１はＤ−Ｆ、Ｆ回路、　　３
２はＥＸ−ＮＯＲ回路、４０はクロック信号送出回路、 ４０ａ、５１，５２．６１はＮＡＮＤ回路、５０．５０
ａはラッチ回路、　　６２はインバータ回路、をそれぞ
れ示す。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるタイムチャートを説明する図、

Claims (1)

1. 【特許請求の範囲】 入力信号（［１０］）が定められた時間、ハイ又はロウ
   固定を連続して変化しない場合、入力信号断として検出
   する信号断検出回路であって、 入力側の電圧設定条件により出力側の出力条件を変更す
   ることが出来るｎ進カウンタ回路（１０）と、 前記ｎ進カウンタ回路（１０）のカウントタイミングを
   取るクロック（ＣＬＫ）を該入力信号（［１０］）から
   作成するクロック信号作成回路（２０）と、 前記ｎ進カウンタ回路（１０）へロード信号を送り込む
   ロード信号送出回路（３０）と、 前記クロック信号作成回路（２０）で作成したクロック
   （ＣＬＫ）の送り込みを前記ｎ進カウンタ回路（１０）
   の出力側がハイの時停止するクロック信号送出回路（４
   ０）と、 前記ｎ進カウンタ回路（１０）の出力側がハイになった
   ことを検出し、その状態を保持するラッチ回路（５０）
   とを備え、 該入力信号（［１０］）により前記ｎ進カウンタ回路（
   １０）をロードし、カウントを開始した後前記ｎ進カウ
   ンタ回路（１０）の出力側がハイになるとそのハイ状態
   を信号断検出信号として検出することを特徴とする信号
   断検出回路。