JPH01226212A - 入力データ−クロック間の位相調整用回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 （、−ＭＯ３型ＬＳＩ等の集積回路の人力データに対す
る入力データークロック間の位相調整用回路に関し、 入力クロックのセットアンプ／ホールド時間の確保を簡
単にできるようにすることを目的とし、入力クロックを
データのダミーとして用いてデータークロック間の位相
調整をオン／オフモニタ出力により行い、或いは、一定
時間遅延させたデータと遅延させないデータとを同しク
ロックでラッチし、データの可変域にデータの変化点が
入るようにデータークロック間の位相調整をオン／オフ
モニタ出力により行い、又は、反転した関係にある２つ
のクロ・ンクを用いてう・ンチした２つのデータを比較
して常に半ビットシフトした関係になるようにデークー
クロツタ間の位相調整をオン／オフモニタ出力により行
うことによりマージン時間としてのクロックの立ち上が
りのセットアツプ／ホールド時間内にデータの変化点が
存在しないように構成する。

［産業上の利用分野］ 本発明は、入力データークロック間の位相調整用回路に
関し、特にＣ−ＭＯ３型ＬＳＩ等の集積回路の入力デー
タに対する入力データークロック間の位相調整用回路に
関するものである。

最近の集積回路のように高集積化され、また動作が高速
化されるにつれてクロックによる入力データの正確な読
み込みが必要になって来ている。

〔従来の技術〕

第１１図に示すように、一般に集積回路１００の入力デ
ータＤの読み込みは入力クロックＣＬｊ（によって行わ
れるが、この場合、クロックの立ち上がりで入力データ
を読み込むとき、そのクロックの立ち上がり時点の前の
一定時間（セットアツプ時間）と立ち上がり時点の後の
一定時間（ホールド時間）とは立ち上がり波形が一定の
傾きを持った過渡状態にあるため、これらのセットアツ
プ時間とホールド時間内に入力データの変化点が入って
しまうと、読み込んだデータが不定となり誤りが生して
しまう。

そこで、従来においては、入力データＤを集積回路１０
０に取り込む前に集積回路】００の外部のプリント基板
１０２に遅延回路１０１を設け、この遅延回路１０】の
ショートピン１０３でショートして遅延調整を行い、そ
の結果をシンクロスコープ等の測定器１０４で測定する
ことにより入力データの真ん中に入力クロックが位置す
るようにしてクロックの立ち上がり時点と入力データの
変化点が一致しないようにし、その後、ショートピン１
０３を固定させるようにしている。

これにより、個々の集積回路へ入力されるデータの入力
タイミングのセットアツプ／ホールド時間（クロックの
立ち上がり時点のマージン）のバラツキを言周整してい
る。

〔発明が解決しようとする課題］ 上記のような入力データに対する入力クロックの調整回
路を用いた場合、集積回路１００の動作速度が速くなる
とデータの幅が狭くなるので、クロックの遅延調整が少
しでも早目になるとセットアツプ時間にかかってしまい
、少しでも遅日になるとホールド時間にかかってしまう
ことになる。

これは、集積度が高くなればなる程、集積回路のバラツ
キが大きくなるため、入力データの誤りが増大するとい
う問題点があった。

また、このような微妙な調整を行うために使用される測
定器は高精度のものでなければならなかった。

従って、本発明は、集積回路の入力データに対する入力
データークロック間の位相調整用回路において、入力ク
ロックのセットアツプ／ホールド時間の確保を簡単にで
きるようにすることを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、第１の本発明に係る入力デ
ータークロック間の位相調整用回路では、第１図に示す
ように、集積回路１の外部にあって、入力クロックを遅
延する遅延回路２と、該遅延回路２力ごらの遅延クロッ
ク毎に入力データをラッチする第１のラッチ回路３と、
該遅延クロックと該入力データのうち調整時のみ該遅延
クロックを選択するためのセレクタ４とを備え、また、
集積回路１の内部において、セレクタ４の出力を該入力
クロック毎にラッチしてモニタ出力を発生する第２のラ
ッチ回路５とを備えている。そして、この場合、遅延回
路２は、両モニタ出力が一致するように調整可能になっ
ている。

また、第２の本発明では、第２図に示すように、集積回
路１の外部にあって、該入力データを遅延させる可変遅
延回路２を備え、集積回路１の内部において、可変遅延
回路２からの入力データをデータ可変域より小さい遅延
時間だけ遅延させる固定遅延回路１１と、固定遅延回路
１１の出力及び該入力データを該入力クロック毎にそれ
ぞれラッチする第１及び第２のラッチ回路１２．１３と
、両ラッチ回路１２．１３の出力の不一致を検出してモ
ニタ出力を発生する不一致検出回路１４とを備えている
。そして、可変遅延回路２は、該モニタ出力が不一致検
出出力とならないように調整可能になっている。

更に、第３の本発明では、第３図に示すように、集積回
路１の外部にあって、該入力データを遅延させる可変遅
延回路２を備え、集積回路１の内部において、該入力ク
ロックを反転するインバータ２１と、該可変遅延回路２
からの入力データを該入力クロック及び反転入力クロッ
ク毎にそれぞれラッチする第１及び第２のラッチ回路２
２．２３と、両ラッチ回路２２．２３の出力が半ビット
シフトしているか否かを検出してモニタ出力を発生する
半ビットシフト検出回路２４とを備えている。

そして、該可変遅延回路２は、該モニタ出力が半ビット
シフト検出出力となるように調整可能になっている。

〔作　　　用〕

第１の本発明の入力データークロック間の位相調整用回
路では、第４、図の波形図に示すように、調整時にセレ
クタ４を遅延回路２の遅延クロック出力■をデータのダ
ミーとして選択し、この遅延ぐロックを入力クロック■
で第２のラッチ回路５でラッチし、この第２のラッチ回
路５のオン／オフ出力をモニタ出力とする。

この場合、入力クロック■の立ち上がりのセットアツプ
／ホールド時間（マージン時間）以外で入力クロック■
が第２のラッチ回路５の入力、即ち遅延クロック■の変
化点以外をラッチしていればモニタ出力は一定になるが
、セットアツプ／ホールド時間内で入力クロックが第２
のラッチ回路５の遅延クロック中力■をラッチしていれ
ば、オン／オフが不定の信号となる。

そこで、遅延回路２を調整することにより、遅延クロッ
ク■は位相の遅れが小さくなったり大きくなったりする
のでモニタ出力を不定な状態から脱するように調整する
ことができる。

この調整された遅延クロック■によって入力データを第
１のラッチ回路３でラッチすれば、この第１のラッチ回
路３の出力データ■は必ず入力クロック■に対してセッ
トアツプ／ホールド時間が補償されることになる。

また、第２の本発明では、第５図の波形図に示すように
、可変遅延回路２から出力されるデータ■は、第２のラ
ッチ回路１３に入力されるとともに固定遅延回路１１で
更に遅延された遅延データ■とじて第１のラッチ回路１
２に入力される。但し、この固定遅延時間はデータが変
化しても構わない領域である図示のデータ可変域内に予
め設定されている。これらラッチ回路１２．１３の入力
データ■、■は共に同じ入力クロック■でラッチされて
不一致検出回路１４で両出力の一致／不−致が検出され
る。

この場合、データ■、■の変化点がクロック■の立ち上
がりのマージン時間、即ちセットアツプ／ホールド時間
内に入らないときには、不一致検出回路１４には同じデ
ータ■が共通して入力され、モニタ出力として一定の一
致検出出力を発生するが、セットアツプ／ホールド時間
内に入った時にはデータが不定となるため不一致検出回
路１４はオン／オフが不定な不一致検出出力■を発生す
ることになる。

従って、このモニタ出力に応じ可変遅延回路２の遅延時
間を変化させればデータ■、■の変化点は必ずデータ可
変域に入ることになり、データとクロックの関係を正常
なものにすることができる。

更に、第３の本発明では、第６図の波形図に示すように
、クロック■をインバータ２１で反転してクロック■を
発生し、これらのクロックで可変遅延回路２の出力で■
をクロックのマージン時間外の正常状態でラッチすると
、ラッチ回路２２．２３の出力は■、■のようになり、
モニタ出力■は一定のものとなる。

しかし、クロックのセットアツプ／ホール１時間間内で
ラッチを行った場合には、出力■、■は半ビットシフト
された関係には無くなるため、モニタ出力［相］はオン
／オフが不定の出力となる。

従って、可変遅延回路２の遅延時間を調整することによ
り、モニタ出力［相］は第６図に示すようになる。

尚、集積回路１の内部に本発明の構成要素を設けた理由
は、通常、データ入力の端子に接続されている処理回路
（図示せず）にデータを遅延させる種々の要素が含まれ
ているからであり、これと並列に設ける必要があるから
である。

〔実　施　例〕

以下、上記の本発明の入力データークロック間の位相調
整用回路を実施例に沿って説明する。

第７図は、第１図に示した本発明の入力データークロッ
ク間の位相調整用回路の一実施例を示しており、この実
施例では、集積回路１としてＬＳＩを用い、可変遅延回
路２としては従来から用いられるショートピン式のもの
を用い、ラッチ回路３．５にはフリップフロップをそれ
ぞれ用いている。

また、この実施例では、第３のラッチ回路６を用い、モ
ニタ出力Ａはフリップフロップ５の出力から取ってＬＥ
Ｄ７を点灯させ、別のモニタ出力Ｂをラッチ回路６から
取ってＬＥＤ８を点灯させている。このラッチ回路６の
リセットは入力クロック■により所定数のカウントを行
うカウンタ７によって行っている。尚、ＬＳＩＩ以外は
プリント基板１０上に設けられている。

調整動作において、この回路では、モニタＡをＬＥＤ７
により点灯させるので、フリップフロップ５の入力を入
力クロック■で打ち抜く時に、クロック■のセットアツ
プ／ホールド時間外であれば、モニタ出力Ａは“Ｌ”レ
ベルとなってＬＥＤ７は点灯しないが、セットアツプ／
ホールド時間内であれば、モニタ出力Ａはオン／オフ不
定となってＬＥＤ７は点滅する。従って、可変遅延回路
２のショートピンを調整することによりセットアツプ／
ホールド時間外に逃れることができ、更に調整を続ける
と再びＬＥＤ７は点滅を開始する。

従って、この点滅をもたらしたショートピンの２つの位
置の中間の位置を遅延調整位置とすれば、モニタＡのみ
で位相調整を行うことができる。

但し、ＬＥＤ７の点滅動作は非常に速いものであるので
、視覚では判断し難いところがある。

このため、点滅動作時にモニタ出力Ａが“Ｈ”レベルに
なる時が発生するので、ラッチ回路６がこの“Ｈ”レベ
ルを保持する。そして、可変遅延回路２のショートピン
を調整することによりセットアツプ／ホールド時間から
外れて来ると、ＬＥＤ７の点滅が少なくなり、ついには
フリップフロツブ５の出力は”Ｌ”レベルとなってＬＥ
Ｄ７は消灯する。

この調整動作を、カウンタ９によって定まる周期でラッ
チ回路６をリセットしながら行うことにより点滅が無く
なる寸前のシジートビンの２つの位置を検出することが
できる。

第８図は、第２図に示した第２の本発明の一実施例を示
したもので、この実施例でもラッチ回路１２．１３とし
てフリップフロップを用い、不一致検出回路１４として
は、ＥｘＯＲ（排他的論理和）回路を用いている。また
、ＥｘＯＲ回路１４の出力は入力クロック■によって打
ち抜くためにフリップフロップ１５を用い、このフリッ
プフロップ１５の出力をモニタ出力としてＬＥＤ１６に
与えている。

このようにすることにより、フリップフロップ１２．１
３の出力データ■が不一致のときにＥｘＯＲ回路１４か
ら不定に出力されるオン／オフ信号のうち“Ｈ“レベル
信号をラッチすることができ、ＬＥＤ１６を見て検出す
ることができる。

第９図は、第３図に示した第３の本発明の一実施例を示
したもので、この実施例では、ラッチ回路２２．２３と
してフリップフロップを用い、半ビットシフト検出回路
２４が、フリップフロップ２２．２３の出力の不一致を
検出するＥｘＯＲ回路３１と、このＥｘＯＲ回路３１の
出力を４分周する分周器３２と、フリップフロップ２２
の出力を２分周する分周器３３と、分周器３２．３３の
出力の不一致を検出するＥｘＯＲ３４と、ＥｘＯＲ３４
の出力をクロック■で打ち抜くフリップフロップ３５と
で構成されている。また、入力クロック■の一定カウン
ト周期毎にクリア信号を発生するカウンタ３６と、この
半ピッ、トシフト検出回路２４の出力をクロックとし、
カウンタ３６の出力によってリセットされ、ＬＥＤ３Ｂ
に出力を送るフリップフロップ３７とを含んでいる。

この実施例の動作を第１０図の波形図に沿って説明する
と、まず、フリップフロップ２２．２３の出力■、■ま
では第３図及び第６図で説明した通りであり、その後は
、ＥｘＯＲ３１で不一致検出して出力■を発生する。そ
して、このＥｘＯＲ出力■を分周器３２で４分周して出
力■を発生するとともに、出力■を分周器３３で２分周
して出力■を発生する。この場合、出力■と■が丁度半
ビットシフトしていれば出力■と■とは波形が一致する
。従って、ＥｘＯＲ３４の出力■はヒゲが出るだけにな
り、これをクロック■で打ち抜、けばフリップフロップ
３５の出力［相］はＬ”レベルとなり、フリップフロッ
プ３７のモニタ出力も“Ｌ”となってＬＥＤ３Ｂは点灯
しない。

しかしながら、データ■をラッチする時、クロック■、
■の立ち上がりのセットアツプ／ホールド時間内にデー
タ■の変化点が入った時には、出力■と■とは半ビット
シフトした関係にはならず、従って、分周出力■と■と
は位相が異なってしまいフリップフロップ３５の出力［
相］には不定の出力が発生してしまう。その結果、フリ
ップフロップ３７の出力は“Ｈ“ルベルに固定されてし
まい、ＬＥＤ３Ｂは点灯することになる。

これを防ぐため、外部の可変遅延回路２を調整すること
によりクロックの、■の立ち上がりのセットアツプ／ホ
ールド時間外にデータ■の変化点を持ってくることがで
き、第１０図に示すような被制御ができる。

〔発明の効果〕 このように、本発明の入力データークロック間の位相調
整用回路によれば、（１）入力クロックをデータのダミ
ーとして用いてデータークロック間の位相調整をオン／
オフモニタ出力により行い、（２）一定時間遅延させた
データと遅延させないデータとを同じクロックでラッチ
し、データの可変域にデータの変化点が入るようにデー
タークロック間の位相調整をオン／オフモニタ出力によ
り行い、そして（３）反転した関係にある２つのクロッ
クを用いてラッチした２つのデータを比較して常に半ビ
ットシフトした関係になるようにデータークロック間の
位相調整をオン／オフモニタ出力により行う、ことによ
りマージン時間としてのクロックの立ち上がりのセット
アツプ／ホールド時間内にデ−タの変化点が存在しない
ように構成したので、集積回路のバラツキに関係無しに
データとクロンクの位相調整をシンクロスコープ等の測
定器を用いずに行うことができ、人的工数及び時間を大
幅に削減することができる。

【図面の簡単な説明】

第１図は第１の本発明に係る入力データークロツタ間の
位相調整用回路の原理図、 第２図は第２の本発明に係る人力デークークロツク間の
位相調整用回路の原理図、 第３図は第３の本発明に係る入力データークロツタ間の
位相調整用回路の原理図、 第４図は第１の本発明を説明するための波形図、第５図
は第２の本発明を説明するための波形図、第６図は第３
の本発明を説明するための波形図、第７図は第１の本発
明の一実施例を示す回路図、第８図は第２の本発明の一
実施例を示す回路図、第９図は第３の本発明の一実施例
を示す回路図、第１０図は第９図の実施例の波形図、 第１１回は従来における入力データークロンク間の位相
調整用回路を示したブロック図、である。 第１〜３図において、 ■・・・集積回路、 ２・・・可変遅延回路、 ３．５．１２．１３．２２．２３・・・ラッチ回路、４
・・・セレクタ、 １１・・・固定遅延回路、 １４・・・不一致検出回路、 ２１・・・インバータ、 ２４・・・半ピントシフト検出回路。 図中、同一符号は同−又は相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）集積回路（１）の入力データに対する入力データ
   ークロック間の位相調整用回路において、該集積回路（
   １）の外部にあって、該入力クロックを遅延する可変遅
   延回路（２）と、該可変遅延回路（２）からの遅延クロ
   ック毎に該入力データをラッチする第１のラッチ回路（
   ３）と、該遅延クロックと該入力データのうち調整時の
   み該遅延クロックを選択するためのセレクタ（４）とを
   備え、該集積回路（１）の内部において、該セレクタ（
   ４）の出力を該入力クロック毎にラッチしてモニタ出力
   を発生する第２のラッチ回路（５）とを備え、該可変遅
   延回路（２）が、両モニタ出力が一致するように調整可
   能になっていることを特徴とした入力データークロック
   間の位相調整用回路。
2. （２）集積回路（１）の入力データに対する入力データ
   ークロック間の位相調整用回路において、該集積回路（
   １）の外部にあって、該入力データを遅延させる可変遅
   延回路（２）を備え、 該集積回路（１）の内部において、該可変遅延回路（２
   ）からの入力データをデータ可変域より小さい遅延時間
   だけ遅延させる固定遅延回路（１１）と、該固定遅延回
   路（１１）の出力及び該入力データを該入力クロック毎
   にそれぞれラッチする第１及び第２のラッチ回路（１２
   、１３）と、両ラッチ回路（１２、１３）の出力の不一
   致を検出してモニタ出力を発生する不一致検出回路（１
   ４）とを備え、 該可変遅延回路（２）が、該モニタ出力が不一致検出出
   力にならないように調整可能になっていることを特徴と
   した入力データークロック間の位相調整用回路。
3. （３）集積回路（１）の入力データに対する入力データ
   ークロック間の位相調整用回路において、該集積回路（
   １）の外部にあって、該入力データを遅延させる可変遅
   延回路（２）を備え、 該集積回路（１）の内部において、該入力クロックを反
   転するインバータ（２１）と、該可変遅延回路（２）か
   らの入力データを該入力クロック及び反転入力クロック
   毎にそれぞれラッチする第１及び第２のラッチ回路（２
   ２、２３）と、両ラッチ回路（２２、２３）の出力が半
   ビットシフトしているか否かを検出してモニタ出力を発
   生する半ビットシフト検出回路（２４）とを備え、 該可変遅延回路（２）が、該モニタ出力が半ビットシフ
   ト検出出力となるように調整可能になっていることを特
   徴とした入力データークロック間の位相調整用回路。