TWI401697B - 動態調整電路系統之時脈之方法與電路系統 - Google Patents

動態調整電路系統之時脈之方法與電路系統 Download PDF

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Description

動態調整電路系統之時脈之方法與電路系統
本發明係關於一種調整一電路系統之時脈之方法，尤指一種根據一電路系統之操作環境動態調整該電路系統之時脈之方法。
許多電子裝置使用同一時脈訊號以協調各個元件之間的操作，例如：具有動態隨機存取記憶體(DRAM)的電子裝置會將該記憶體輸出訊號之時脈與裝置之系統時脈調整為一致。因此動態隨機存取記憶體和其他元件會共同被系統時脈控制，並彼此間形成同步地運算與操作。由於電路存在時脈偏移(clock skew)的問題，因此破壞了系統時脈與動態隨機存取記憶體之間的操作協調性。時脈偏移是電路中一種延遲現象，產生的原因包括時脈緩衝電路及驅動電路之延遲，或是其他電阻-電感電路所造成之延遲。
請參考第1圖，第1圖為先前技術之雙倍資料速率(DDR)同步動態隨機存取記憶體(SDRAM)輸出資料之波形圖。時脈訊號CK及CKB為相位相反之時脈訊號，資料輸出之時序根據時脈訊號CK或CKB之上升緣或下降緣。DQ0~DQ7為資料匯流排上傳遞之資料訊號，由於傳輸每一資料訊號之路徑不同，因此會產生訊號偏移之現象。也就是說資料訊號DQ0有效存取之起始時間最早，而資料訊號DQ7有效之起始時間最晚。另一方面，資料訊號DQ0有效之結束時間也最早，而資料訊號DQ7有效之結束時間最晚。在第1圖中，選通訊號(data strobe)DQS為資料訊號取樣(sampling)的參考訊號，tHP為時脈訊號CK之半個週期，tDQS為由選通訊號DQS正緣或負緣(positive or negative edge)至資料訊號DQ0有效之結束時間，tQH為由選通訊號DQS正緣或負緣至資料訊號DQ7有效之結束時間，資料訊號DQ0至DQ7有效時間之重疊部分為資料有效存取區間DVW(data valid window)。
請參考第2圖，第2圖為先前技術之調整延遲時間之延遲電路20之示意圖。為使資料之存取更正確及可靠，需要將選通訊號DQS之正緣或負緣延遲至有效存取區間之中央為最佳。如第2圖所示，延遲電路20在電子裝置之測試階段即藉由測試機25控制多工器(multiplexer)26由延遲鏈(delay chain)21～24中選擇一最佳延遲途徑，以調整輸入與輸出端之延遲時間至所需之值。而在調整後，該延遲時間即固定而無法再予以變更。然而，先前技術之調整延遲時間之方式有許多缺點有待克服，例如最佳延遲途徑需在具延遲鏈電路之元件使用前即完成設定，因此無法按照實際之使用條件作動態調整，例如：無法依據環境溫度上昇與電壓飄移而動態調整。另外，每一元件都必須在測試時即預先設定延遲途徑，所以會增加製造及測試之成本及時間。
舉例來說，PC 133 DDR SDRAM模組之資料有效存取區間所需要之最小區間約為2.625ns。在該最小有效存取區間須考慮電路板之各種特性所造成之偏移時間(約0.513ns)，控制器(controller)之準備(setup)及握持(hold)所需之時間(約0.6ns)，以及控制器產生選通訊號DQS之延遲誤差時間(0.4ns)，因此剩下之餘裕(margin)時間僅有0.1ns。由於在不同使用之環境溫度下，選通訊號DQS之延遲誤差時間變異會相差至兩倍，因此很容易造成資料之存取錯誤發生。
綜上所述，電子裝置需要一種隨環境條件變異而動態校正電路延遲時間的方法，才能真正解決電子元件在資料高速傳輸與存取上所遭遇之問題。
本發明之一目的在於提供一種動態調整電路系統之時脈之方法。
本發明係提供一種動態調整一電路系統之時脈之方法，該方法包含：建立一環境與時脈查詢表；定期檢查一系統與環境監控值；在該環境與時脈查詢表中找出對應該系統與環境監控值之一系統與環境監控值索引；及根據該系統與環境監控值索引調整一時脈調整值。
本發明另提供一種可動態調整時脈調整值之電路系統，包含一延遲電路及一控制電路。該延遲電路用來根據一延遲鏈數值輸出一時脈訊號。該控制器用來調整該延遲鏈數值，該控制器包含一環狀振盪器及一環境與時脈查詢表。該環狀振盪器用來產生一系統與環境監控值。該環境與時脈查詢表用來記錄該系統與環境監控值與該延遲鏈數值之關係。
請參考第3圖，第3圖為本發明之動態調整電路系統之時脈之方法之流程圖。本發明之方法可根據電路系統之操作速度及環境的不同，定期檢查電路系統之系統與環境監控值(System and Environment Monitor Value)的變化，當電路系統之時脈調整值範圍偏移或是縮小時，電路系統可根據系統與環境監控值找出最佳的時脈調整值，使得電路系統在最穩定的時脈調整值之下運行。本發明之動態調整電路系統之時脈之方法如下列步驟：
步驟310：在電路系統之各種操作環境下，根據電路系統之系統與環境監控值和時脈調整值之相對關係，建立一環境與時脈查詢表(Environment and Clock Look-Up Table)。
步驟320：使用定期機制(Periodic Mechanism)去檢查系統與環境監控值。
步驟330：判斷系統與環境監控值是否有改變。若系統與環境監控值有改變，進行步驟340；若系統與環境監控值沒有改變，回到步驟320。
步驟340：根據環境與時脈查詢表找出對應之系統與環境監控值索引(System and Environment Monitor Value Index)。若系統與環境監控值改變的範圍沒有比環境與時脈查詢表上之系統與環境監控值索引超出一級，則不需要調整時脈調整值；若系統與環境監控值改變的範圍比環境與時脈查詢表上之系統與環境監控值索引超出多於一級，則根據環境與時脈查詢表找出正確適用的系統與環境監控值索引。
步驟350：根據系統與環境監控值索引調整電路系統之時脈調整值，但是當系統與環境監控值索引與目前的系統與環境監控值索引相差二級以上時，則根據與目前的系統與環境監控值索引相差一級之系統與環境監控值索引調整電路系統之時脈調整值。在本發明實施例中，一次只調整時脈調整值一級之目的在於避免週期與週期(cycle-to-cycle)的時脈變化太大造成時脈問題。完成本次調整後，再回到步驟320，經過多次的微調，最後電路系統會設定到最佳的時脈調整值。
請參考第4圖，第4圖為本發明之方法用於第二代雙倍資料率同步動態隨機存取記憶體(Double-Data-Rate Two Synchronous Dynamic Random Access Memory,DDR2 SDRAM)之示意圖。第二代雙倍資料率同步動態隨機存取記憶體40包含一資料輸入/輸出(DQ I/O)介面41、一正向區域寫入指標(positive domain writer pointer)42、一負向區域寫入指標43、非同步先進先出(asynchronous FIFO)介面44、45、一時脈區域讀取指標接收器(clock domain read pointer receiver)46、一先進先出(FIFO)接收器47及控制器481、482。控制器481、482分別包含一計時器、一環狀振盪器及一環境與時脈查詢表。第二代雙倍資料率同步動態隨機存取記憶體為兼具輸入/輸出之系統，讀寫資料時都需要時脈調整。在本實施例中，時脈調整值為同步動態隨機存取記憶體之延遲鏈數值(Delay Chain Value)，系統與環境監控值為環狀振盪器(Ring Oscillator)的數值，計時器中斷(Timer Interrupt)則用來執行定期檢查。同步動態隨機存取記憶體在讀寫資料時，需調整延遲鏈數值cdly、cdly_n以進行資料取樣。根據本發明之方法，首先建立環狀振盪器的數值和同步動態隨機存取記憶體延遲鏈數值的相對關係，將一定範圍內的資料製作成一環境與時脈查詢表。接著，利用計時器中斷定期檢查環狀振盪器的數值是否有改變。根據環境與時脈查詢表，如果改變的範圍沒有比目前表上的環狀振盪器數值索引(Ring Oscillator Value Index)超出一級，就不需要調整同步動態隨機存取記憶體延遲鏈數值，如果改變的範圍比目前環狀振盪器數值索引超出多於一級，則需要根據環境與時脈查詢表找出正確適用的環狀振盪器數值索引，將同步動態隨機存取記憶體之延遲鏈數值調整成表上相對應的同步動態隨機存取記憶體延遲鏈數值。進行對同步動態隨機存取記憶體延遲鏈數值的調整時，採用微調的方式，一次只調整一級的延遲鏈數值，目的是避免一次變動過大造成週期與週期的時脈變化太大造成時脈問題。當需要調整較大的幅度，只要經過多次的微調，延遲鏈數值就會慢慢往目標靠近。
請參考第5圖，第5圖為本發明之方法用於低電壓差動訊號(Low-voltage differential signaling,LVDS)介面之示意圖。低電壓差動訊號介面為輸出系統之應用，需要單向調整輸出之時脈。低電壓差動訊號介面50包含一邏輯電路51、一第一組暫存器521、一第二組暫存器522、一第一時脈樹(clock tree)531、一第二時脈樹532、一第一栓鎖器541、一第二栓鎖器542、一多工器55及一控制器58。控制器58包含一計時器、一環狀振盪器及一環境與時脈查詢表。在本實施例中，時脈調整值為低電壓差動訊號延遲鏈數值，系統與環境監控值為環狀振盪器的數值，計時器中斷則用來執行定期檢查。低電壓差動訊號介面使用非同頻的時脈clk_dp及clk_dpx7，並利用低電壓差動訊號延遲鏈數值cdly來做時脈的調整。根據本發明之方法，首先建立環狀振盪器的數值和低電壓差動訊號延遲鏈數值的相對關係，將一定範圍內的資料製作成一環境與時脈查詢表。接著，利用計時器中斷定期檢查環狀振盪器的數值是否有改變。根據環境與時脈查詢表，如果改變的範圍沒有比目前表上的環狀振盪器數值索引超出一級，就不需要調整低電壓差動訊號延遲鏈數值，如果改變的範圍比目前環狀振盪器數值索引超出多於一級，則需要根據環境與時脈查詢表找出正確適用的環狀振盪器數值索引，將系統的低電壓差動訊號延遲鏈數值調整成表上相對應的低電壓差動訊號延遲鏈數值。進行對低電壓差動訊號延遲鏈數值的調整時，採用微調的方法，一次調整一級低電壓差動訊號延遲鏈數值，目的是避免一次變動過大造成週期與週期的時脈變化太大造成時脈問題。當需要調整較大的幅度，只要經過多次的微調，延遲鏈數值就會慢慢往目標靠近。
請參考第6圖，第6圖為本發明之方法用於電視類比數位轉換器(TVADC)之示意圖。電視類比數位轉換器60包含一水平鎖相迴路(HPLL)61、二多工器621、622、複數個傳輸通道63及控制器681~684。控制器681~684分別包含一計時器、一環狀振盪器及一環境與時脈查詢表。電視類比數位轉換器為輸入系統之應用，需要調整多個單向輸入之時脈。在本實施例中，時脈調整值為電視類比數位轉換器延遲鏈數值，系統與環境監控值為環狀振盪器的數值，計時器中斷則用來執行定期檢查。電視類比數位轉換器使用到多個非同頻的介面，需要多個電視類比數位轉換器之延遲鏈數值adj來調整時脈。根據本發明之方法，首先，建立環狀振盪器的數值和每一個電視類比數位轉換器延遲鏈數值個別的相對關係，將一定範圍內的資料製作成複數個環境與時脈查詢表。接著，利用計時器中斷定期檢查環狀振盪器的數值是否有改變。根據環境與時脈查詢表，如果改變的範圍沒有比目前表上的環狀振盪器數值索引超出一級，如果改變的範圍沒有比目前表上的環狀振盪器數值索引超出一級，就不需要調整電視類比數位轉換器延遲鏈數值，如果改變的範圍比目前環狀振盪器數值索引超出多於一級，則需要根據環境與時脈查詢表找出正確適用的環狀振盪器數值索引，將系統的電視類比數位轉換器延遲鏈數值調整成表上相對應的電視類比數位轉換器延遲鏈數值，並使用相同的方法，依序根據複數個環境與時脈查詢表完成調整。進行對電視類比數位轉換器延遲鏈數值的調整時，採用微調的方法，一次調整一級電視類比數位轉換器延遲鏈數值，目的是避免一次變動過大造成週期與週期的時脈變化太大造成時脈問題。當需要調整較大的幅度，只要經過多次的微調，延遲鏈數值就會慢慢往目標靠近。
請參考第7圖，第7圖為本發明與先前技術之電路系統在各種操作環境之比較表。表一為低溫之操作設定，表二為高溫之操作設定，表三為低速之操作設定，表四為中速之操作設定，表五為高速之操作設定。由表一至表五可知，在各種環境中，先前技術使用之延遲級數為固定的時脈調整值4。比較表一及表二，當電路系統操作於低溫時，可用之延遲級數為時脈調整值2~6，本發明使用時脈調整值4，當電路系統操作於高溫時，可用之延遲級數為時脈調整值4~8，本發明使用時脈調整值6。隨著操作溫度上升，電路系統可用之延遲級數範圍縮小，而電路系統可根據本發明使用最佳之時脈調整值。比較表三、表四及表五，當電路系統操作於低速時，可用之延遲級數為時脈調整值2~6，本發明使用時脈調整值4，當電路系統操作於中速時，可用之延遲級數為時脈調整值4~6，本發明使用時脈調整值5，當電路系統操作於高速時，可用之延遲級數只有時脈調整值5，本發明使用時脈調整值5。隨著操作速度上升，電路系統可用之延遲級數範圍縮小，因此利用先前技術所設定之時脈調整值可能已不在可用延遲級數的範圍內，而根據本發明之方法，電路系統可動態設定到最佳的時脈調整值。
綜上所述，本發明係提供一種動態調整一電路系統之時脈之方法，以確保該電路系統在各種操作環境下使用最佳的時脈調整值。本發明之電路系統根據一環境與時脈查詢表定期檢查一系統與環境監控值，接著在該環境與時脈查詢表中找出對應該系統與環境監控值之一系統與環境監控值索引，最後根據該系統與環境監控值索引調整該電路系統之時脈調整值。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
CK、CKB．．．時脈訊號
DQ0～DQ7．．．資料訊號
DQS．．．選通訊號
tHP、tDQS、tQH．．．時段
DVW．．．資料有效存取區間
20．．．延遲電路
21～24．．．延遲鏈
25．．．測試機
26．．．多工器
310~350．．．步驟
40．．．第二代雙倍資料率同步動態隨機存取記憶體
41．．．資料輸入/輸出介面
42．．．正向區域寫入指標
43．．．負向區域寫入指標
44、45．．．非同步先進先出介面
46．．．時脈區域讀取指標接收器
47．．．先進先出接收器
481、482．．．控制器
50．．．低電壓差動訊號介面
51．．．邏輯電路
521．．．第一組暫存器
522．．．第二組暫存器
531．．．第一時脈樹
532．．．第二時脈樹
541．．．第一栓鎖器
542．．．第二栓鎖器
55．．．多工器
58．．．控制器
60．．．電視類比數位轉換器
61．．．水平鎖相迴路
621、622．．．多工器
63．．．複數個傳輸通道
681~684．．．控制器
第1圖為先前技術之雙倍資料速率同步動態隨機存取記憶體輸出資料之波形圖。
第2圖為先前技術之調整延遲時間之延遲電路之示意圖。
第3圖為本發明之動態調整電路系統之時脈之方法之流程圖。
第4圖為本發明之方法用於第二代雙倍資料率同步動態隨機存取記憶體之示意圖。
第5圖為本發明之方法用於低電壓差動訊號介面之示意圖。
第6圖為本發明之方法用於電視類比數位轉換器之示意圖。
第7圖為本發明與先前技術之電路系統在各種操作環境之比較表。
310~350．．．步驟

Claims (9)

  1. 一種動態調整一電路系統之時脈之方法，包含：建立一環境與時脈查詢表；定期檢查一系統與環境監控值；在該環境與時脈查詢表中找出對應該系統與環境監控值之一系統與環境監控值索引；及根據該系統與環境監控值索引調整一時脈調整值，其中當該系統與環境監控值索引與目前的系統與環境監控值索引相差二級以上時，則根據與目前的系統與環境監控值索引相差一級之系統與環境監控值索引調整該時脈調整值。
  2. 如請求項1所述之方法，其中建立該環境與時脈查詢表包含：建立該電路系統於低溫、高溫、低速、中速及高速操作環境之環境與時脈查詢表。
  3. 如請求項1所述之方法，其中定期檢查該系統與環境監控值包含：利用一環狀振盪器產生該系統與環境監控值；及利用一計時器中斷定期檢查該系統與環境監控值。
  4. 如請求項1所述之方法，另包含：比較對應該系統與環境監控值之系統與環境監控值索引與目前的系統與環境監控值索引。
  5. 一種可動態調整時脈調整值之電路系統，包含：一延遲電路，用來根據一延遲鏈數值輸出一時脈訊號；及一控制器，用來調整該延遲鏈數值，該控制器包含：一環狀振盪器，用來產生一系統與環境監控值；及一環境與時脈查詢表，用來記錄該系統與環境監控值與該延遲鏈數值之關係；其中，當對應該系統與環境監控值之系統與環境監控值索引與目前的系統與環境監控值索引相差二級以上時，則該控制器根據與目前的系統與環境監控值索引相差一級之系統與環境監控值索引調整該延遲鏈數值。
  6. 如請求項5所述之電路系統，其中該控制器另包含：一計時器，用來定期檢查該系統與環境監控值。
  7. 如請求項5所述之電路系統，其中該電路系統係為一第二代雙倍資料率同步動態隨機存取記憶體。
  8. 如請求項5所述之電路系統，其中該電路系統係為一低電壓差動訊號介面。
  9. 如請求項5所述之電路系統，其中該電路系統係為一電視類比數位轉換器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI508455B (zh) * 2013-10-04 2015-11-11 Ememory Technology Inc 時脈調整裝置及其相關時脈調整方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6015514B2 (ja) * 2013-03-25 2016-10-26 富士通株式会社 データ記憶装置及びデータ記憶方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6092030A (en) * 1997-04-02 2000-07-18 Credence Systems Corporation Timing delay generator and method including compensation for environmental variation
US6157231A (en) * 1999-03-19 2000-12-05 Credence System Corporation Delay stabilization system for an integrated circuit
US20020133789A1 (en) * 2001-01-05 2002-09-19 International Business Machines Corporation Temperature programmable timing delay system
US7183864B1 (en) * 2002-07-17 2007-02-27 Silicon Laboratories Inc. Ring oscillator for use in parallel sampling of high speed data
US7209401B2 (en) * 2001-08-15 2007-04-24 Robert D Norman Ring oscillator dynamic adjustments for auto calibration
US7453302B2 (en) * 2003-12-23 2008-11-18 Infineon Technologies Ag Temperature compensated delay signals

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100655076B1 (ko) * 2005-01-20 2006-12-08 삼성전자주식회사 반도체 메모리 장치의 내부 온도 데이터 출력 방법 및그에 따른 내부 온도 데이터 출력회로
KR100714308B1 (ko) 2005-08-10 2007-05-02 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리프레쉬 클럭신호발생기
US7937605B2 (en) * 2006-01-19 2011-05-03 Redmere Technology Ltd. Method of deskewing a differential signal and a system and circuit therefor
KR20080039021A (ko) 2006-10-31 2008-05-07 삼성전자주식회사 집적 회로 시스템 및 그 제어 방법
US7548823B2 (en) * 2007-05-18 2009-06-16 International Business Machines Corporation Correction of delay-based metric measurements using delay circuits having differing metric sensitivities
US7630267B2 (en) * 2007-10-31 2009-12-08 Elite Semiconductor Memory Technology Inc. Temperature detector in an integrated circuit
JP2010035158A (ja) * 2008-06-30 2010-02-12 Panasonic Corp 送信回路及び送信回路を用いた通信機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6092030A (en) * 1997-04-02 2000-07-18 Credence Systems Corporation Timing delay generator and method including compensation for environmental variation
US6157231A (en) * 1999-03-19 2000-12-05 Credence System Corporation Delay stabilization system for an integrated circuit
US20020133789A1 (en) * 2001-01-05 2002-09-19 International Business Machines Corporation Temperature programmable timing delay system
US7209401B2 (en) * 2001-08-15 2007-04-24 Robert D Norman Ring oscillator dynamic adjustments for auto calibration
US7183864B1 (en) * 2002-07-17 2007-02-27 Silicon Laboratories Inc. Ring oscillator for use in parallel sampling of high speed data
US7453302B2 (en) * 2003-12-23 2008-11-18 Infineon Technologies Ag Temperature compensated delay signals

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI508455B (zh) * 2013-10-04 2015-11-11 Ememory Technology Inc 時脈調整裝置及其相關時脈調整方法

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Publication number Publication date
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