KR100714308B1 - 반도체 메모리 장치 및 이 장치의 리프레쉬 클럭신호발생기 - Google Patents

반도체 메모리 장치 및 이 장치의 리프레쉬 클럭신호발생기 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 리프레쉬 클럭신호 발생기를 공개한다. 이 회로는 전원전압을 입력하여 전원전압보다 낮은 레벨의 전압을 발생하는 전압 발생기, 리프레쉬 제어신호에 응답하여 인에이블되고, 전압을 전원전압으로 하는 링 형태로 연결된 적어도 3개이상의 홀수개의 인버터들로 구성되어, 높은 온도 구간에서 전류 소모가 증가되고, 낮은 온도 구간에서 전류 소모가 감소되며, 온도가 낮아짐에 따라 주기가 증가하는 클럭신호를 발생하는 링 오실레이터, 및 전압 레벨의 클럭신호를 전원전압 레벨의 클럭신호로 변환하여 리프레쉬 클럭신호를 발생하는 레벨 쉬프터로 구성되어 있다. 따라서, 셀프 리프레쉬 동작시에 전력 소모가 줄어들게 됨은 물론 낮은 온도 구간에서 온도가 낮아짐에 따라 리프레쉬 클럭신호의 주기가 증가하게 된다.

Description

반도체 메모리 장치 및 이 장치의 리프레쉬 클럭신호 발생기{Semiconductor memory device and refresh clock signal generator thereof}
도1은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도2는 종래의 리프레쉬 클럭신호 발생기의 구성을 나타내는 블록도이다.
도3은 본 발명의 반도체 메모리 장치의 리프레쉬 클럭신호 발생기의 제1실시예의 구성을 나타내는 것이다.
도4는 본 발명의 반도체 메모리 장치의 리프레쉬 클럭신호 발생기의 제2실시예의 구성을 나타내는 것이다.
도5는 본 발명의 반도체 메모리 장치의 리프레쉬 클럭신호 발생기의 제3실시예의 구성을 나타내는 것이다.
도6은 본 발명의 반도체 메모리 장치의 리프레쉬 클럭신호 발생기의 제4실시예의 구성을 나타내는 것이다.
도7은 본 발명의 실시예의 레벨 쉬프터의 구성을 나타내는 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리프레쉬 동작을 수행하 는 반도체 메모리 장치 및 이 장치의 리프레쉬 클럭신호 발생기에 관한 것이다.
일반적으로, 반도체 메모리 장치는 메모리 셀의 종류에 따라 크게 동적 및 정적 반도체 메모리 장치로 나뉘어진다. 동적 메모리 셀은 하나의 캐패시터와 하나의 트랜지스터로 이루어지며, 정적 메모리 셀은 6개의 트랜지스터들을 구비하여 이루어진다. 동적 메모리 셀은 캐패시터에 전하를 충전함에 의해서 데이터를 저장한다. 그러나, 캐패시터에 저장된 데이터는 소정 시간 후에 소멸되게 된다.
그래서, 종래의 동적 메모리 셀을 구비하는 반도체 메모리 장치는 리프레쉬 동작을 수행하여 메모리 셀에 저장된 데이터를 유지하게 된다.
도1은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 셀프 리프레쉬 제어신호 발생기(10), 리프레쉬 클럭신호 발생기(12), 리프레쉬 어드레스 발생기(14), 로우 어드레스 디코더(16) 및 메모리 셀 어레이(100)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
셀프 리프레쉬 제어신호 발생기(10)는 셀프 리프레쉬 주기를 카운팅하여 셀프 리프레쉬 제어신호(SEF)를 발생한다. 리프레쉬 클럭신호 발생기(12)는 셀프 리프레쉬 제어신호(SEF)에 응답하여 인에이블되어 리프레쉬 클럭신호(CLK)를 발생한다. 리프레쉬 어드레스 발생기(14)는 리프레쉬 클럭신호(CLK)에 응답하여 카운팅 동작을 수행하여 리프레쉬 로우 어드레스(radd)를 발생한다. 로우 어드레스 디코더(16)는 리프레쉬 로우 어드레스(radd)를 디코딩하여 n개의 워드 라인들(WL1 ~ WLn)중의 하나의 워드 라인을 인에이블하기 위한 워드 라인 인에이블 신호를 발생한다. 메모리 셀 어레이(100)는 워드 라인 인에이블 신호에 응답하여 선택된 워드 라인의 메모리 셀들에 대한 리프레쉬 동작을 수행한다. 리프레쉬 동작이란 선택된 워드 라인의 데이터를 비트 라인으로 리드하여 비트 라인 센스 증폭기에 의해서 증폭한 후 다시 라이트하는 동작을 말한다.
도2는 종래의 리프레쉬 클럭신호 발생기의 구성을 나타내는 블록도로서, 온도 검출부(20) 및 오실레이터(22)로 구성되어 있다.
도2에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
온도 검출부(20)는 반도체 메모리 장치 내부의 온도를 검출하여 온도 변화에 따라 출력 전압(Vref)을 가변한다. 오실레이터(22)는 출력 전압(Vref)에 따라 주기가 가변되는 리프레쉬 클럭신호(CLK)를 발생한다. 이에 따라, 오실레이터(22)는 높은 온도 구간에서는 리프레쉬 클럭신호(CLK)의 주기를 짧게 하고, 낮은 온도 구간에서는 리프레쉬 클럭신호(CLK)의 주기를 길게 한다. 도2의 리프레쉬 클럭신호 발생기는 국내 특허 공개 번호 제2002-2659호에 상세하게 공개되어 있다.
도2에 나타낸 종래의 리프레쉬 클럭신호 발생기는 리프레쉬 클럭신호(CLK)의 주기를 가변하기 위하여 온도 검출부(20)를 구비하여야만 한다. 그런데, 온도 검출부(20)는 그 구성이 복잡하며, 이에 따라 레이아웃 면적을 많이 차지하게 된다는 문제가 있다.
본 발명의 목적은 온도 검출부를 구비하지 않으면서 온도 변화에 따라 리프레쉬 클럭신호의 주기가 가변됨은 물론 셀프 리프레쉬 동작시의 전류 소모를 감소할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 리프레쉬 클럭신호 발생기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 셀프 리프레쉬 주기를 카운팅하여 셀프 리프레쉬 제어신호를 발생하는 셀프 리프레쉬 제어신호 발생기, 상기 셀프 리프레쉬 제어신호에 응답하여 리플레쉬 클럭신호를 발생하는 리프레쉬 클럭신호 발생기, 상기 리프레쉬 클럭신호에 응답하여 리프레쉬 로우 어드레스를 발생하는 리프레쉬 어드레스 발생기, 상기 리프레쉬 로우 어드레스에 응답하여 복수개의 워드 라인들중의 하나의 워드 라인을 선택하기 위한 워드 라인 선택신호들을 발생하는 로우 디코더, 및 워드 라인에 연결된 복수개의 메모리 셀들을 구비하고, 상기 워드 라인 선택신호들에 응답하여 상기 선택된 워드 라인에 연결된 메모리 셀들에 대한 리프레쉬 동작을 수행하는 메모리 셀 어레이를 구비하고, 상기 리프레쉬 클럭신호 발생기는 전원전압을 입력하여 상기 전원전압보다 낮은 레벨의 전압을 발생하는 전압 발생기, 상기 셀프 리프레쉬 제어신호에 응답하여 인에이블되고, 상기 전압을 전원전압으로 하는 링 형태로 연결된 적어도 3개이상의 홀수개의 인버터들을 구비하여, 높은 온도 구간에서 전류 소모가 증가되고, 낮은 온도 구간에서 전류 소모가 감소되며, 온도가 낮아짐에 따라 주기가 증가하는 클럭신호를 발생하는 링 오실레이터, 및 상기 전압 레벨의 상기 클럭신호를 상기 전원전압 레벨의 상기 클럭신호로 변환하여 리프레쉬 클럭신호를 발생하는 레벨 쉬프터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리프레쉬 클럭신호 발생기는 전원전압을 입력하여 전원전압보다 낮은 레벨의 전압을 발생하는 전압 발생기, 리프레쉬 제어신호에 응답하여 인에이블되고, 상기 전압을 전원전압으로 하는 링 형태로 연결된 적어도 3개이상의 홀수개의 인버터들을 구비하며, 높은 온도 구간에서 전류 소모가 증가되고, 낮은 온도 구간에서 전류 소모가 감소되며, 온도가 낮아짐에 따라 주기가 증가하는 클럭신호를 발생하는 링 오실레이터, 및 상기 전압 레벨의 상기 클럭신호를 상기 전원전압 레벨의 상기 클럭신호로 변환하여 리프레쉬 클럭신호를 발생하는 레벨 쉬프터를 구비하는 것을 특징으로 한다.
상기 링 오실레이터는 링 형태로 연결된 적어도 3개이상의 의사 NMOS 인버터들, 및 상기 셀프 리프레쉬 제어신호에 응답하여 상기 클럭신호를 리셋하는 리셋 트랜지스터를 구비하는 것을 특징으로 하고, 상기 의사 NMOS 인버터들 각각은 상기 전압과 접지전압사이에 직렬 연결된 PMOS트랜지스터와 NMOS트랜지스터를 구비하고, 상기 PMOS트랜지스터의 게이트가 접지전압에 연결되고, 상기 NMOS트랜지스터의 게이트로 전단의 인버터의 출력신호가 인가되고 상기 PMOS트랜지스터와 상기 NMOS트랜지스터가 약한 반전 영역에서 동작하는 것을 특징으로 하거나, 상기 의사 NMOS 인버터들 각각은 상기 전압과 접지전압사이에 직렬 연결된 소정 개수의 제1PMOS트랜지스터들과 NMOS트랜지스터, 상기 소정 개수의 제1PMOS트랜지스터들 각각에 병렬 연결된 소정 개수의 퓨즈들, 및 상기 소정 개수의 제1PMOS트랜지스터들 각각에 병렬 연결되고 각각의 제어신호에 응답하여 제어되는 소정 개수의 제2PMOS트랜지스터들을 구비하고, 상기 소정 개수의 제1PMOS트랜지스터들의 게이트가 접지전압에 연결되고, 상기 NMOS트랜지스터의 게이트로 전단의 인버터의 출력신호가 인가되고, 상기 소정 개수의 제1PMOS트랜지스터들 및 상기 NMOS트랜지스터는 약한 반전 영역에서 동작하는 것을 특징으로 한다.
또한, 상기 링 오실레이터는 링 형태로 연결된 적어도 3개이상의 의사 PMOS 인버터들, 및 상기 셀프 리프레쉬 제어신호에 응답하여 상기 클럭신호를 비활성화하는 리셋 트랜지스터를 구비하는 것을 특징으로 한다. 상기 의사 PMOS 인버터들 각각은 상기 전압과 접지전압사이에 직렬 연결된 PMOS트랜지스터와 NMOS트랜지스터를 구비하고, 상기 NMOS트랜지스터의 게이트로 상기 전압이 인가되고, 상기 PMOS트랜지스터의 게이트로 전단의 인버터의 출력신호가 인가되고 상기 PMOS트랜지스터와 상기 NMOS트랜지스터가 약한 반전 영역에서 동작하는 것을 특징으로 하거나, 상기 의사 PMOS 인버터들 각각은 상기 전압과 접지전압사이에 직렬 연결된 PMOS트랜지스터와 소정 개수의 제1NMOS트랜지스터들, 상기 소정 개수의 제1NMOS트랜지스터들 각각에 병렬 연결된 소정 개수의 퓨즈들, 및 상기 소정 개수의 제1NMOS트랜지스터들 각각에 병렬 연결되고 각각의 제어신호에 응답하여 제어되는 소정 개수의 제2NMOS트랜지스터들을 구비하고, 상기 소정 개수의 제1NMOS트랜지스터들의 게이트가 상기 전압에 연결되고, 상기 PMOS트랜지스터의 게이트로 전단의 인버터의 출력신호가 인가되고, 상기 PMOS트랜지스터와 상기 소정 개수의 제1NMOS트랜지스터들이 약한 반전 영역에서 동작하는 것을 특징으로 한다.
상기 리프레쉬 클럭신호 발생기는 모드 설정 동작시에 모드 설정 명령에 응답하여 외부로부터 인가되는 코드를 입력하여 상기 제어신호를 발생하는 모드 설정 회로를 추가적으로 구비하는 것을 특징으로 한다.
상기 링 오실레이터는 링 형태로 연결된 적어도 3개이상의 CMOS 인버터들, 및 상기 셀프 리프레쉬 제어신호에 응답하여 상기 클럭신호를 리셋하는 리셋 트랜지스터를 구비하고, 상기 CMOS 인버터들 각각은 상기 전압과 접지전압사이에 직렬 연결된 적어도 하나의 PMOS트랜지스터와 적어도 하나의 NMOS트랜지스터를 구비하고, 상기 PMOS트랜지스터와 상기 NMOS트랜지스터가 약한 반전 영역에서 동작하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치의 리프레쉬 클럭신호 발생기를 설명하면 다음과 같다.
도3은 본 발명의 반도체 메모리 장치의 리프레쉬 클럭신호 발생기의 제1실시예의 구성을 나타내는 것으로, 전압 발생기(30), 링 오실레이터(32), 및 레벨 쉬프터(34)로 구성되어 있다. 링 오실레이터(32)는 PMOS트랜지스터들(P1 ~ P3) 및 NMOS트랜지스터들(N1 ~ N4)로 구성되어 있다. PMOS트랜지스터(P1)와 NMOS트랜지스터(N1), PMOS트랜지스터(P2)와 NMOS트랜지스터(N2), 및 PMOS트랜지스터(P3)와 NMOS트랜지스터(N3) 각각은 인버터들(I1 ~ I3) 각각을 구성한다. 즉, 링 오실레이터(32)는 3개의 인버터들(I1 ~ I3)이 링 형태로 연결되어 구성되어 있다.
도3에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
전압 발생기(30)는 외부 전원전압(EVC) 또는 내부 전원전압(IVC)을 입력하여 내부 전원전압(IVC)보다 낮은 레벨의 전압(Vsub)을 발생한다. 링 오실레이터(32)는 "로우"레벨의 반전 셀프 리프레쉬 제어신호(SEFB)에 응답하여 NMOS트랜지스터(N4) 가 오프되어 링 오실레이터(32)의 동작이 인에이블되어 클럭신호(ck)를 발생하고, "하이"레벨의 반전 셀프 리프레쉬 제어신호(SEFB)에 응답하여 NMOS트랜지스터(N4)가 온되어 링 오실레이터(32)의 동작이 디스에이블된다. 링 오실레이터(32)는 전압(Vsub)가 전원전압으로 인가되고, 이에 따라 MOS트랜지스터들(P1 ~ P3, N1 ~ N3)이 약한 반전 영역(weak inversion region)에서 동작하게 된다. 약한 반전 영역은 문턱전압이하 영역(subthreshold region)을 말하는 것으로, MOS트랜지스터들(P1 ~ P3, N1 ~ N3)의 게이트와 소스사이의 전압이 MOS트랜지스터들(P1 ~ P3, N1 ~ N3)의 문턱전압이하로 되는 영역을 말한다. 이와같이 약한 반전 영역에서 MOS트랜지스터들(P1 ~ P3, N1 ~ N3)이 동작을 수행하게 되면, 높은 온도 구간에서, MOS트랜지스터들(P1 ~ P3, N1 ~ N3)을 통한 전류 소모가 크고, 낮은 온도 구간에서 MOS트랜지스터들(P1 ~ P3, N1 ~ N3)을 통한 전류 소모가 작아지게 된다. 따라서, 링 오실레이터(32)는 셀프 리프레쉬 동작시에 전류 소모가 줄어들게 된다. 또한, 온도가 낮아짐에 따라 MOS트랜지스터들(P1 ~ P3, N1 ~ N3)을 통하여 흐르는 전류가 줄어들게 됨으로써 클럭신호(ck)의 주기가 길어지게 된다. 그래서, 링 오실레이터(32)의 MOS트랜지스터들(P1 ~ P3, N1 ~ N3)이 약한 반전 영역에서 동작하도록 하기 위한 전압(Vsub)은 MOS트랜지스터들(P1 ~ P3, N1 ~ N3)의 게이트와 소스사이의 전압이 MOS트랜지스터들(P1 ~ P3, N1 ~ N3)의 문턱전압보다 작거나 같도록 하기 위하여 외부 전원전압(EVC) 또는 내부 전원전압(IVC)보다 낮은 전압으로 설정되어야 한다. 레벨 쉬프터(34)는 접지전압에서 전압(Vsub)으로 토글링하는 클럭신호(ck)를 입력하여 접지전압에서 외부 전원전압(EVC) 또는 내부 전원전압(IVC)으로 토글링하는 리프레 쉬 클럭신호(CLK)를 발생한다.
도4는 본 발명의 리프레쉬 클럭신호 발생기의 제2실시예의 구성을 나타내는 것으로, 전압 발생기(30), 링 오실레이터(32'), 및 레벨 쉬프터(34)로 구성되어 있다. 링 오실레이터(32')는 PMOS트랜지스터들(P1 ~ P4) 및 NMOS트랜지스터들(N1 ~ N3)로 구성되어 있다. PMOS트랜지스터(P1)와 NMOS트랜지스터(N1), PMOS트랜지스터(P2)와 NMOS트랜지스터(N2), 및 PMOS트랜지스터(P3)와 NMOS트랜지스터(N3) 각각은 인버터들(I1 ~ I3) 각각을 구성한다. 즉, 링 오실레이터(32')는 3개의 인버터들(I1 ~ I3)이 링 형태로 연결되어 구성되어 있다.
도4에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
전압 발생기(30) 및 레벨 쉬프터(34)의 기능 설명은 도1의 설명을 참고로 하면 쉽게 이해될 수 있을 것이다. 링 오실레이터(32')는 "하이"레벨의 셀프 리프레쉬 제어신호(SEF)에 응답하여 PMOS트랜지스터(P4)가 오프되어 링 오실레이터(32')의 동작이 인에이블되어 클럭신호(ck)를 발생하고, "로우"레벨의 셀프 리프레쉬 제어신호(SEF)에 응답하여 PMOS트랜지스터(P4)가 온되어 링 오실레이터(32')의 동작이 디스에이블된다. 링 오실레이터(32')는 전압(Vsub)가 전원전압으로 인가되고, NMOS트랜지스터들(N1 ~ N3)의 게이트로 전압(Vsub)이 인가되어 구성된다. 이에 따라 MOS트랜지스터들(P1 ~ P3, N1 ~ N3)이 약한 반전 영역(weak inversion region)에서 동작하게 된다. 따라서, 높은 온도 구간에서, MOS트랜지스터들(P1 ~ P3, N1 ~ N3)을 통한 전류 소모가 크고, 낮은 온도 구간에서 MOS트랜지스터들(P1 ~ P3, N1 ~ N3)을 통한 전류 소모가 작아지게 된다. 따라서, 링 오실레이터(32)는 셀프 리프레 쉬 동작시에 전류 소모가 줄어들게 된다. 또한, 온도가 낮아짐에 따라 전류가 줄어들게 됨으로써 클럭신호(ck)의 주기가 길어지게 된다. 링 오실레이터(32)의 MOS트랜지스터들(P1 ~ P3, N1 ~ N3)이 약한 반전 영역에서 동작하도록 하기 위한 전압(Vsub)은 MOS트랜지스터들(P1 ~ P3, N1 ~ N3)의 게이트와 소스사이의 전압이 MOS트랜지스터들(P1 ~ P3, N1 ~ N3)의 문턱전압보다 작거나 같도록 하기 위하여 외부 전원전압(EVC) 또는 내부 전원전압(IVC)보다 낮은 전압으로 설정되어야 한다.
도5는 본 발명의 리프레쉬 클럭신호 발생기의 제3실시예의 구성을 나타내는 것으로, 전압 발생기(30), 링 오실레이터(40), 레벨 쉬프터(34) 및 모드 설정 회로(42)로 구성되어 있다. 링 오실레이터(40)는 3개의 종속 연결된 인버터들(I1 ~ I3) 및 NMOS트랜지스터(N4)로 구성되어 있다. 인버터(I1)는 PMOS트랜지스터들(P11 ~ P1i, P41 ~ P4i), 퓨즈들(F11 ~ F1i), 및 NMOS트랜지스터(N1)로 구성되고, 인버터(I2)는 PMOS트랜지스터들(P21 ~ P2i, P51 ~ P5i), 퓨즈들(F21 ~ F2i), 및 NMOS트랜지스터(N2)로 구성되고, 인버터(I3)는 PMOS트랜지스터들(P31 ~ P3i, P61 ~ P6i), 퓨즈들(F31 ~ F3i), 및 NMOS트랜지스터(N4)로 구성되어 있다.
도5에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
전압 발생기(30) 및 레벨 쉬프터(34)의 기능은 도1의 기능 설명을 참고로 하면 쉽게 이해될 것이다. 모드 설정 회로(42)는 반도체 메모리 장치의 모드 설정 동작시에 인가되는 모드 설정 명령(MRS)에 응답하여 외부로부터 인가되는 코드 신호(CODE)를 입력하여 제어신호(c1 ~ ci)를 발생한다. 링 오실레이터(40)는 도3에 나타낸 링 오실레이터(32)와 동일한 동작을 수행한다. 단지, 링 오실레이터(40)는 도 3에 나타낸 링 오실레이터(32)와 달리 클럭신호(ck)의 주기를 설정하는 것이 가능하다. 일반적으로, 높은 온도 구간에서 클럭신호(ck)의 주기가 짧으므로, 클럭신호(ck)의 주기를 짧게 설정한다. 이를 위하여 제어신호(c1 ~ ci)의 상태를 변경하면서 인버터들(I1 ~ I3)을 구성하는 PMOS트랜지스터들의 개수를 조절하게 된다. 즉, 제어신호(c1)가 "하이"레벨이고, 다른 제어신호들(c2 ~ ci)이 "로우"레벨이면 PMOS트랜지스터들(P41, P51, P61)이 오프되고, PMOS트랜지스터들(P42 ~ P4i, P52 ~ P5i, P62 ~ P6i)이 온되어 PMOS트랜지스터들(P11, P21, P31)이 연결되고, PMOS트랜지스터들(P12 ~ P1i, P22 ~ P2i, P32 ~ P3i)은 연결되지 않게 된다. 따라서, 인버터들(I1 ~ I3)을 구성하는 하나의 PMOS트랜지스터들만 연결된다. 반면에, 제어신호(c1 ~ ci)가 모두 "하이"레벨이면 PMOS트랜지스터들(P41 ~ P4i, P51 ~ P5i, P61 ~ P6i)이 모두 오프되어 PMOS트랜지스터들(P11 ~ P1i, P21 ~ P2i, P31 ~ P3i)이 모두 연결되게 된다. 이와같은 방법으로, 제어신호(c1 ~ ci)를 가변하면서 클럭신호(ck)의 주기를 높은 온도 구간에서의 최적의 리프레쉬 주기로 맞추어 가게 된다. 그래서, 최적의 리프레쉬 주기로 설정되었을 때의 제어신호(c1 ~ ci)에 따라 퓨즈들(F11 ~ F1i, F21 ~ F2i, F31 ~ F3i)의 컷팅 여부가 결정되고 해당 퓨즈들이 컷팅된다. 그러면, 높은 온도 구간에서의 동작에 맞추어서 클럭신호(ck)의 주기가 설정된다. 링 오실레이터(40)의 MOS트랜지스터들은 높은 온도 구간에서 온도가 높아지게 되면 전류 소모가 증가하여 리프레쉬 클럭신호(CLK)의 주기가 짧아지게 되고, 낮은 온도 구간에서 온도가 낮아지게 되면 전류 소모가 감소하여 리프레쉬 클럭신호(CLK)의 주기가 길어지게 된다. 따라서, 셀프 리프레쉬 동작시에 전류 소모가 감소 하게 됨은 물론 낮은 온도 구간에서 온도가 낮아짐에 따라 리프레쉬 클럭신호(CLK)의 주기가 길어지게 된다.
도6은 본 발명의 리프레쉬 클럭신호 발생기의 제4실시예의 구성을 나타내는 것으로, 전압 발생기(30), 레벨 쉬프터(34), 링 오실레이터(40'), 및 모드 설정 회로(42)로 구성되어 있다. 링 오실레이터(40')는 3개의 종속 연결된 인버터들(I1 ~ I3) 및 PMOS트랜지스터(P4)로 구성되어 있다. 인버터(I1)는 PMOS트랜지스터(P1), NMOS트랜지스터들(N11 ~ N1i, N41 ~ N4i) 및 퓨즈들(F11 ~ F1i)로 구성되고, 인버터(I2)는 PMOS트랜지스터(P2), NMOS트랜지스터들(N21 ~ N2i, N51 ~ N5i) 및 퓨즈들(F21 ~ F2i)로 구성되고, 인버터(I3)는 PMOS트랜지스터(P3), NMOS트랜지스터들(N31 ~ N3i, N61 ~ N6i) 및 퓨즈들(F31 ~ F3i)로 구성되어 있다.
도6에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
전압 발생기(30) 및 레벨 쉬프터(34)의 기능은 도1의 기능 설명을, 모드 설정 회로(42)는 도5의 기능 설명을 참고로 하면 쉽게 이해될 것이다. 링 오실레이터(40')는 도4에 나타낸 링 오실레이터(32')와 동일한 동작을 수행한다. 단지, 링 오실레이터(40')는 도4에 나타낸 링 오실레이터(32')와 달리 클럭신호(ck)의 주기를 설정하는 것이 가능하다. 일반적으로, 높은 온도 구간에서 클럭신호(ck)의 주기가 짧으므로, 클럭신호(ck)의 주기를 짧게 설정한다. 이를 위하여 제어신호(c1 ~ ci)의 상태를 변경하면서 인버터들(I1 ~ I3)을 구성하는 NMOS트랜지스터들의 개수를 조절하게 된다. 즉, 제어신호(c1)가 "하이"레벨이고, 다른 제어신호들(c2 ~ ci)이 "로우"레벨이면 NMOS트랜지스터들(N41, N51, N61)이 온되고, NMOS트랜지스터들(N42 ~ N4i, N52 ~ N5i, N62 ~ N6i)이 오프되어 NMOS트랜지스터들(N11, N21, N31)이 연결되지 않게, NMOS트랜지스터들(N12 ~ N1i, N22 ~ N2i, N32 ~ N3i)이 연결되게 된다. 따라서, 인버터들(I1 ~ I3)을 구성하는 (n-1)개의 NMOS트랜지스터들만 연결된다. 반면에, 제어신호(c1 ~ ci)가 모두 "로우"레벨이면 NMOS트랜지스터들(N41 ~ N4i, N51 ~ N5i, N61 ~ N6i)이 모두 오프되어 NMOS트랜지스터들(N11 ~ N1i, N21 ~ N2i, N31 ~ N3i)이 모두 연결되게 된다. 이와같은 방법으로, 제어신호(c1 ~ ci)를 가변하면서 클럭신호(ck)의 주기를 높은 온도 구간에서의 최적의 리프레쉬 주기로 맞추어 가게 된다. 그래서, 최적의 리프레쉬 주기로 설정되었을 때의 제어신호(c1 ~ ci)에 따라 퓨즈들(F11 ~ F1i, F21 ~ F2i, F31 ~ F3i)의 컷팅 여부가 결정되고 해당 퓨즈들이 컷팅된다. 그러면, 높은 온도 구간에서의 동작에 맞추어서 클럭신호(ck)의 주기가 설정된다. 링 오실레이터(40')의 MOS트랜지스터들은 높은 온도 구간에서 온도가 높아지게 되면 전류 소모가 증가하여 리프레쉬 클럭신호(CLK)의 주기가 짧아지게 되고, 낮은 온도 구간에서 온도가 낮아지게 되면 전류 소모가 감소하여 리프레쉬 클럭신호(CLK)의 주기가 길어지게 된다. 따라서, 셀프 리프레쉬 동작시에 전류 소모가 감소하게 됨은 물론 낮은 온도 구간에서 온도가 낮아짐에 따라 리프레쉬 클럭신호(CLK)의 주기가 길어지게 된다.
도7은 본 발명의 실시예의 레벨 쉬프터의 구성을 나타내는 것으로, 인버터들(I4 ~ I6), PMOS트랜지스터들(P7, P8), 및 NMOS트랜지스터들(N7, N8)로 구성되어 있다.
도7에 나타낸 레벨 쉬프터의 동작을 설명하면 다음과 같다.
인버터(I4)는 클럭신호(ck)를 반전하여 반전된 클럭신호(a)를 발생하고, 인버터(I5)는 클럭신호(a)를 반전하여 클럭신호(b)를 발생한다. 이때 인버터들(I4, I5)을 통하여 출력되는 클럭신호(a, b)는 접지전압에서 전압(Vsub) 레벨로 트리거되는 신호이다.
만일 노드(a)의 레벨이 전압(Vsub) 레벨이고 노드(b)의 레벨이 접지전압 레벨이면 NMOS트랜지스터(N7)는 온되고 NMOS트랜지스터(N8)는 오프된다. 그러면, 노드(c)의 레벨이 접지전압 레벨로 낮아지게 된다. PMOS트랜지스터(P8)는 노드(c)의 레벨에 응답하여 온되어 노드(d)를 외부 전원전압(EVC) 또는 내부 전원전압(IVC) 레벨로 만든다. 인버터(I6)는 노드(d)의 외부 전원전압(EVC) 또는 내부 전원전압(IVC) 레벨에 응답하여 접지전압 레벨의 리프레쉬 클럭신호(CLK)를 발생한다.
반면에, 노드(a)의 레벨이 접지전압 레벨이고 노드(b)의 레벨이 전압(Vsub) 레벨이면 NMOS트랜지스터(N7)는 오프되고 NMOS트랜지스터(N8)는 온된다. 그러면, 노드(d)의 레벨이 접지전압 레벨로 낮아지게 된다. 인버터(I6)는 노드(d)의 접지전압 레벨에 응답하여 외부 전원전압(EVC) 또는 내부 전원전압(IVC) 레벨의 리프레쉬 클럭신호(CLK)를 발생한다.
즉, 도7의 레벨 쉬프터는 전압(Vsub) 레벨의 클럭신호(ck)를 외부 전원전압(EVC) 또는 내부 전원전압(IVC) 레벨의 리프레쉬 클럭신호(CLK)로 변환한다. 따라서, 본 발명의 전압(Vsub)을 전원전압으로 사용하는 리프레쉬 클럭신호 발생기와 외부 전원전압(EVC) 또는 내부 전원전압(IVC)을 전원전압으로 사용하는 도1에 나타낸 리프레쉬 어드레스 발생기(14)사이의 인터페이스가 가능하게 된다.
상술한 실시예들에서 설명한 바와 같이, 본 발명의 리프레쉬 클럭신호 발생기는 링 오실레이터를 구성하는 MOS트랜지스터들이 일반적인 링 오실레이터를 구성하는 MOS트랜지스터들이 강한 반전 영역에서 동작하는 것과 달리 약한 반전 영역에서 동작하기 때문에 셀프 리프레쉬 동작이 수행되는 낮은 온도 구간에서의 전력 소모가 감소된다. 또한, 온도가 낮아짐에 따라 MOS트랜지스터들을 통하여 흐르는 전류가 감소됨으로써 리프레쉬 클럭신호의 주기가 길어지게 된다.
상술한 실시예들에서, 본 발명의 리프레쉬 클럭신호 발생기의 링 오실레이터는 인버터들이 의사 NMOS 또는 PMOS 인버터들(pseudo NMOS or PMOS inverters)로 구성되어 있으나, CMOS 인버터들로 구성하더라도 상관없다. 예를 들면, 도3의 PMOS트랜지스터들(P1 ~ P3)의 게이트들로 접지전압이 인가되도록 구성하는 것이 아니라 NMOS트랜지스터들(N1 ~ N3) 각각의 게이트가 공통으로 연결되도록 구성하여도 상관없다.
또한, 상술한 실시예들에서, 본 발명의 리프레쉬 클럭신호 발생기의 링 오실레이터가 3개의 인버터들이 링 형태로 구성되어 있으나, 5개이상 홀수개의 인버터들로 구성하여도 상관없다.
그리고, 본 발명의 리프레쉬 클럭신호 발생기의 링 오실레이터는 도5의 PMOS트랜지스터들 및 퓨즈들((P11 ~ P1i, F11 ~ F1i, P41 ~ N4i), (P21 ~ P2i, F21 ~ F2i, P51 ~ P5i), (P31 ~ P3i, F31 ~ F3i, P61 ~ P6i))과 도6의 NMOS트랜지스터들 및 퓨즈들((N11 ~ N1i, F11 ~ F1i, N41 ~ N4i), (N21 ~ N2i, F21 ~ F2i, N51 ~ N5i), (N31 ~ N3i, F31 ~ F3i, N61 ~ N6i))을 연결하여 구성하여도 상관없다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 리프레쉬 클럭신호 발생기는 셀프 리프레쉬 동작시에 전력 소모가 줄어들게 됨은 물론 낮은 온도 구간에서 온도가 낮아짐에 따라 리프레쉬 클럭신호의 주기가 증가하게 된다.

Claims (18)

  1. 전원전압을 입력하여 전원전압보다 낮은 레벨의 전압을 발생하는 전압 발생기;
    리프레쉬 제어신호에 응답하여 인에이블되고, 상기 전압을 전원전압으로 하는 링 형태로 연결된 적어도 3개이상의 홀수개의 인버터들을 구비하며, 높은 온도 구간에서 전류 소모가 증가되고, 낮은 온도 구간에서 전류 소모가 감소되며, 온도가 낮아짐에 따라 주기가 증가하는 클럭신호를 발생하는 링 오실레이터; 및
    상기 전압 레벨의 상기 클럭신호를 상기 전원전압 레벨의 상기 클럭신호로 변환하여 리프레쉬 클럭신호를 발생하는 레벨 쉬프터를 구비하고,
    상기 홀수개의 인버터들 각각은
    상기 전압과 접지전압사이에 직렬 연결된 PMOS트랜지스터와 NMOS트랜지스터를 구비하고, 상기 PMOS트랜지스터와 상기 NMOS트랜지스터들이 약한 반전 영역에서 동작하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 클럭신호 발생기.
  2. 제1항에 있어서, 상기 인버터들은
    의사 NMOS 인버터들이며,
    상기 링 오실레이터는
    상기 셀프 리프레쉬 제어신호에 응답하여 상기 클럭신호를 리셋하는 리셋 트랜지스터를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 클럭신호 발생기.
  3. 제2항에 있어서, 상기 의사 NMOS 인버터들 각각은
    상기 PMOS트랜지스터의 게이트가 접지전압에 연결되고, 상기 NMOS트랜지스터의 게이트로 전단의 인버터의 출력신호가 인가되는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 클럭신호 발생기.
  4. 제2항에 있어서, 상기 의사 NMOS 인버터들 각각은
    상기 전압과 접지전압사이에 직렬 연결된 소정 개수의 제1PMOS트랜지스터들과 NMOS트랜지스터;
    상기 소정 개수의 제1PMOS트랜지스터들 각각에 병렬 연결된 소정 개수의 퓨즈들; 및
    상기 소정 개수의 제1PMOS트랜지스터들 각각에 병렬 연결되고 각각의 제어신호에 응답하여 제어되는 소정 개수의 제2PMOS트랜지스터들을 구비하고,
    상기 소정 개수의 제1PMOS트랜지스터들의 게이트가 접지전압에 연결되고, 상기 NMOS트랜지스터의 게이트로 전단의 인버터의 출력신호가 인가되고,
    상기 제1PMOS트랜지스터들과 상기 NMOS트랜지스터가 약한 반전 영역에서 동작하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 클럭신호 발생기.
  5. 제4항에 있어서, 상기 리프레쉬 클럭신호 발생기는
    모드 설정 동작시에 모드 설정 명령에 응답하여 외부로부터 인가되는 코드를 입력하여 상기 제어신호를 발생하는 모드 설정 회로를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 클럭신호 발생기.
  6. 제1항에 있어서, 상기 인버터들은
    의사 PMOS 인버터들이며,
    상기 링 오실레이터는
    상기 셀프 리프레쉬 제어신호에 응답하여 상기 클럭신호를 비활성화하는 리셋 트랜지스터를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 클럭신호 발생기.
  7. 제6항에 있어서, 상기 의사 PMOS 인버터들 각각은
    상기 NMOS트랜지스터의 게이트로 상기 전압이 인가되고, 상기 PMOS트랜지스터의 게이트로 전단의 인버터의 출력신호가 인가되는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 클럭신호 발생기.
  8. 제6항에 있어서, 상기 의사 PMOS 인버터들 각각은
    상기 전압과 접지전압사이에 직렬 연결된 PMOS트랜지스터와 소정 개수의 제1NMOS트랜지스터들;
    상기 소정 개수의 제1NMOS트랜지스터들 각각에 병렬 연결된 소정 개수의 퓨즈들; 및
    상기 소정 개수의 제1NMOS트랜지스터들 각각에 병렬 연결되고 각각의 제어신호에 응답하여 제어되는 소정 개수의 제2NMOS트랜지스터들을 구비하고,
    상기 소정 개수의 제1NMOS트랜지스터들의 게이트가 상기 전압에 연결되고, 상기 PMOS트랜지스터의 게이트로 전단의 인버터의 출력신호가 인가되고,
    상기 PMOS트랜지스터와 상기 소정 개수의 제1NMOS트랜지스터들이 약한 반전 영역에서 동작하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 클럭신호 발생기.
  9. 제8항에 있어서, 상기 리프레쉬 클럭신호 발생기는
    모드 설정 동작시에 모드 설정 명령에 응답하여 외부로부터 인가되는 코드를 입력하여 상기 제어신호를 발생하는 모드 설정 회로를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 클럭신호 발생기.
  10. 제1항에 있어서, 상기 인버터들은
    CMOS 인버터들이며,
    상기 링 오실레이터는
    상기 셀프 리프레쉬 제어신호에 응답하여 상기 클럭신호를 리셋하는 리셋 트랜지스터를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 클럭신호 발생기.
  11. 삭제
  12. 셀프 리프레쉬 주기를 카운팅하여 셀프 리프레쉬 제어신호를 발생하는 셀프 리프레쉬 제어신호 발생기;
    상기 셀프 리프레쉬 제어신호에 응답하여 리플레쉬 클럭신호를 발생하는 리프레쉬 클럭신호 발생기;
    상기 리프레쉬 클럭신호에 응답하여 리프레쉬 로우 어드레스를 발생하는 리프레쉬 어드레스 발생기;
    상기 리프레쉬 로우 어드레스에 응답하여 복수개의 워드 라인들중의 하나의 워드 라인을 선택하기 위한 워드 라인 선택신호들을 발생하는 로우 디코더; 및
    워드 라인에 연결된 복수개의 메모리 셀들을 구비하고, 상기 워드 라인 선택신호들에 응답하여 상기 선택된 워드 라인에 연결된 메모리 셀들에 대한 리프레쉬 동작을 수행하는 메모리 셀 어레이를 구비하고,
    상기 리프레쉬 클럭신호 발생기는
    전원전압을 입력하여 상기 전원전압보다 낮은 레벨의 전압을 발생하는 전압 발생기;
    상기 셀프 리프레쉬 제어신호에 응답하여 인에이블되고, 상기 전압을 전원전압으로 하는 링 형태로 연결된 적어도 3개이상의 홀수개의 인버터들을 구비하며, 높은 온도 구간에서 전류 소모가 증가되고, 낮은 온도 구간에서 전류 소모가 감소되며, 온도가 낮아짐에 따라 주기가 증가하는 클럭신호를 발생하는 링 오실레이터; 및
    상기 전압 레벨의 상기 클럭신호를 상기 전원전압 레벨의 상기 클럭신호로 변환하여 리프레쉬 클럭신호를 발생하는 레벨 쉬프터를 구비하고,
    상기 홀수개의 인버터들 각각은
    상기 전압과 접지전압사이에 직렬 연결된 PMOS트랜지스터와 NMOS트랜지스터를 구비하고, 상기 PMOS트랜지스터와 상기 NMOS트랜지스터들이 약한 반전 영역에서 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 인버터들은
    의사 NMOS 인버터들이며,
    상기 링 오실레이터는
    상기 셀프 리프레쉬 제어신호에 응답하여 상기 클럭신호를 리셋하는 리셋 트랜지스터를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 의사 NMOS 인버터들 각각은
    상기 전압과 접지전압사이에 직렬 연결된 소정 개수의 제1PMOS트랜지스터들과 NMOS트랜지스터;
    상기 소정 개수의 제1PMOS트랜지스터들 각각에 병렬 연결된 소정 개수의 퓨즈들; 및
    상기 소정 개수의 제1PMOS트랜지스터들 각각에 병렬 연결되고 각각의 제어신호에 응답하여 제어되는 소정 개수의 제2PMOS트랜지스터들을 구비하고,
    상기 소정 개수의 제1PMOS트랜지스터들의 게이트가 접지전압에 연결되고, 상기 NMOS트랜지스터의 게이트로 전단의 인버터의 출력신호가 인가되고,
    상기 제1PMOS트랜지스터들과 상기 NMOS트랜지스터가 약한 반전 영역에서 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 리프레쉬 클럭신호 발생기는
    모드 설정 동작시에 모드 설정 명령에 응답하여 외부로부터 인가되는 코드를 입력하여 상기 제어신호를 발생하는 모드 설정 회로를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제12항에 있어서, 상기 인버터들은
    의사 PMOS 인버터들이며,
    상기 링 오실레이터는
    상기 셀프 리프레쉬 제어신호에 응답하여 상기 클럭신호를 비활성화하는 리셋 트랜지스터를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 의사 PMOS 인버터들 각각은
    상기 전압과 접지전압사이에 직렬 연결된 PMOS트랜지스터와 소정 개수의 제1NMOS트랜지스터들;
    상기 소정 개수의 제1NMOS트랜지스터들 각각에 병렬 연결된 소정 개수의 퓨즈들; 및
    상기 소정 개수의 제1NMOS트랜지스터들 각각에 병렬 연결되고 각각의 제어신호에 응답하여 제어되는 소정 개수의 제2NMOS트랜지스터들을 구비하고,
    상기 소정 개수의 제1NMOS트랜지스터들의 게이트가 상기 전압에 연결되고, 상기 PMOS트랜지스터의 게이트로 전단의 인버터의 출력신호가 인가되고,
    상기 PMOS트랜지스터와 상기 소정 개수의 제1NMOS트랜지스터들이 약한 반전 영역에서 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 리프레쉬 클럭신호 발생기는
    모드 설정 동작시에 모드 설정 명령에 응답하여 외부로부터 인가되는 코드를 입력하여 상기 제어신호를 발생하는 모드 설정 회로를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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