KR20100125917A - 독출 레이턴시 검출 기능을 갖는 메모리 컨트롤러, 및 이를 구비한 메모리 시스템 - Google Patents

독출 레이턴시 검출 기능을 갖는 메모리 컨트롤러, 및 이를 구비한 메모리 시스템 Download PDF

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최훈대
장영찬
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Abstract

독출 레이턴시 검출 기능을 갖는 메모리 컨트롤러 및 이를 구비한 메모리 시스템이 개시된다. 메모리 시스템은 메모리 장치 및 메모리 컨트롤러를 포함한다. 메모리 컨트롤러는 제 1 신호를 발생시키고 제 1 신호를 메모리 장치에 전송하고 메모리 장치로부터 반사되어 되돌아 온 제 2 신호를 시스템 클럭신호와 동기시키고, 상기 제 2 신호를 상기 제 1 신호와 비교하여 독출 레이턴시 신호를 검출한다. 따라서, 메모리 시스템은 데이터의 유효 윈도우(valid window)를 설정 가능하므로, 클럭신호를 사용하여 데이터를 정확하게 샘플링할 수 있다.

Description

독출 레이턴시 검출 기능을 갖는 메모리 컨트롤러, 및 이를 구비한 메모리 시스템{MEMORY CONTROLLER HAVING READ LATENCY DETECTING FUNCTION AND MEMORY SYSTEM HAVING THE MEMORY CONTROLLER}
본 발명은 메모리 시스템에 관한 것으로, 특히 독출 레이턴시 검출 기능을 갖는 메모리 컨트롤러 및 이를 구비한 메모리 시스템에 관한 것이다.
DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치를 포함하는 메모리 시스템에는 시스템 클럭신호뿐만 아니라 데이터를 샘플링하기 위한 데이터 스트로브 신호(DQS)가 사용된다.
최근에는, 저속 동작하는 자동 테스트 장비를 이용하여 고속 동작하는 반도체 메모리 장치를 테스트하기 위해, 테스트 시스템은 자동 테스트 장비와 반도체 메모리 장치 사이에 메모리 컨트롤러의 기능을 하는 테스트 칩을 구비한다.
메모리 컨트롤러 또는 테스트 칩이 반도체 메모리 장치로부터 출력되는 데이터를 샘플링할 때, 유효 데이터의 시작 점 또는 유효 데이터의 윈도우를 설정할 필요가 있다. 샘플링하는 데이터의 유효 윈도우(valid window)를 설정하려면, 메모리 컨트롤러는 메모리 시스템의 독출 레이턴시의 값을 검출할 필요가 있다.
본 발명의 목적은 독출 레이턴시를 검출하는 독출 레이턴시 검출회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 독출 레이턴시 검출회로를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 독출 레이턴시 검출회로를 포함하는 테스트 시스템을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 장치 및 메모리 컨트롤러를 포함한다.
메모리 컨트롤러는 제 1 신호를 발생시키고 상기 제 1 신호를 상기 메모리 장치에 전송하고 상기 메모리 장치로부터 반사되어 되돌아 온 제 2 신호를 시스템 클럭신호와 동기시키고, 상기 제 2 신호를 상기 제 1 신호와 비교하여 독출(read) 레이턴시 신호를 검출한다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 컨트롤러는 독출 레이턴시 검출 회로, 클럭 도메인 동기화 회로 및 입출력 회로를 포함한다.
독출 레이턴시 검출 회로는 시스템 클럭신호에 기초하여 상기 제 1 신호를 발생하고, 상기 시스템 클럭신호, 홀드(hold) 신호 및 상기 제 2 신호에 기초하여 제 1 독출 레이턴시 신호를 발생한다. 클럭 도메인 동기화 회로는 상기 시스템 클 럭신호 및 상기 제 2 신호에 기초하여 지연 선택신호 및 상기 홀드 신호를 발생한다. 입출력 회로는 상기 제 1 신호를 상기 메모리 장치에 전송하고, 상기 제 1 신호가 상기 메모리 장치에 도달하였다가 되돌아온 신호를 상기 지연 선택신호에 응답하여 지연시키고 상기 제 2 신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 독출 레이턴시 검출 회로는 상기 제 1 독출 레이턴시 신호의 값에 상기 메모리 장치 자체의 레이턴시 값을 더하여 제 2 독출 레이턴시 신호를 발생할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 독출 레이턴시 검출 회로는 상기 제 2 신호에 대응하는 제 3 신호와 상기 제 1 신호에 대응하는 제 5 신호를 비교하여 독출 레이턴시를 검출할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 독출 레이턴시 검출 회로는 상기 제 5 신호에 응답하여 상기 제 3 신호를 샘플링하고 비교신호를 발생하는 플립플롭을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 입출력 회로는 상기 메모리 장치로부터 수신된 데이터에 기초하여 독출 데이터를 출력할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 클럭 도메인 동기화 회로는 위상 검출기, 타이머 및 쉬프트 레지스터를 포함할 수 있다.
위상 검출기는 상기 시스템 클럭신호에 응답하여 상기 제 2 신호의 위상을 검출한다. 타이머는 캘리브레이션 인에이블 신호 및 상기 제 2 신호에 기초하여 홀드 신호(CD_HOLD)를 발생한다. 쉬프트 레지스터는 상기 홀드 신호 및 상기 위상 검 출기의 출력신호에 기초하여 지연 선택신호를 발생한다.
본 발명의 하나의 실시형태에 따른 독출 레이턴시 검출 회로는 독출 레이턴시 검출부, 클럭 도메인 동기화 회로 및 입출력 회로를 포함한다.
독출 레이턴시 검출부는 시스템 클럭신호에 기초하여 제 1 신호를 발생하고, 상기 시스템 클럭신호, 홀드(hold) 신호 및 제 2 신호에 기초하여 제 1 독출 레이턴시 신호를 발생한다. 클럭 도메인 동기화 회로는 상기 시스템 클럭신호 및 상기 제 2 신호에 기초하여 지연 선택신호 및 상기 홀드 신호를 발생한다. 입출력 회로는 상기 제 1 신호를 수신 장치에 전송하고, 상기 제 1 신호가 상기 수신 장치에 도달하였다가 되돌아온 신호를 상기 지연 선택신호에 응답하여 지연시키고 상기 제 2 신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 독출 레이턴시 검출 회로는 상기 제 1 독출 레이턴시 신호의 값에 상기 수신 장치 자체의 레이턴시 값을 더하여 제 2 독출 레이턴시 신호를 발생할 수 있다.
본 발명의 하나의 실시형태에 따른 테스트 시스템은 반도체 장치 및 테스트 회로를 포함한다.
테스트 회로는 캘리브레이션 모드에서, 제 1 신호를 발생시키고 상기 제 1 신호를 상기 반도체 장치에 전송하고 상기 반도체 장치로부터 되돌아 온 제 2 신호를 시스템 클럭신호와 동기시키고, 상기 제 2 신호를 상기 제 1 신호와 비교하여 독출(read) 레이턴시 신호를 검출한다. 또한, 테스트 회로는 정상 모드에서 상기 반도체 장치에 송신한 제 1 데이터(DATA)와 상기 반도체 장치로부터 수신한 제 2 데이터를 비교하여 상기 반도체 장치의 합격/불합격(PASS/FAIL)을 판단한다.
본 발명에 따른 독출 레이턴시 검출 회로 및 이를 포함하는 메모리 컨트롤러는 제 1 신호를 발생시키고 상기 제 1 신호를 상기 반도체 메모리 장치에 전송하고 상기 반도체 메모리 장치로부터 되돌아 온 제 2 신호를 시스템 클럭신호와 동기시키고, 상기 제 2 신호를 상기 제 1 신호와 비교하여 독출(read) 레이턴시 신호를 검출한다. 따라서, 독출 레이턴시 검출 회로를 포함하는 메모리 시스템 또는 테스트 시스템은 데이터의 유효 윈도우(valid window)를 설정 가능하므로, 클럭신호를 사용하여 데이터를 정확하게 샘플링할 수 있다. 따라서, 본 발명에 따른 독출 레이턴시 검출 회로를 포함하는 통신 시스템은 데이터 통신을 수행할 때 에러 율(error rate)을 줄일 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어 야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 메모리 시스템(1000)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100), 및 데이터 스트로브 신호(DQS)가 통과하는 제 1 채널(CH1) 및 데이터(DQ)가 통과하는 제 2 채널(CH2)을 통해 메모리 컨트롤러(1100)와 통신하는 반도체 메모리 장치(1500)를 포함한다.
캘리브레이션 모드에서, 메모리 컨트롤러(1100)는 제 1 신호를 발생시키고 제 1 신호를 반도체 메모리 장치(1500)에 전송하고 반도체 메모리 장치(1500)로부 터 반사되어 되돌아 온 제 2 신호를 시스템 클럭신호와 동기시키고, 제 2 신호를 제 1 신호와 비교하여 독출(read) 레이턴시를 검출한다. 상기 제 1 신호는 제 1 채널(CH1)을 통해 반도체 메모리 장치(1500)에 전송되고, 반도체 메모리 장치(1500)에 전송된 신호는 반도체 메모리 장치(1500)의 입력단에서 반사되고 제 1 채널(CH1)을 통해 메모리 컨트롤러(1100)에 되돌아온다. 메모리 컨트롤러(1100)의 송신단에 나타나는 파형과 반도체 메모리 장치(1500)의 수신단에 나타나는 파형의 예가 도 5에 도시되어 있다.
독출 레이턴시는 메모리 컨트롤러(1100) 내에서 발생된 상기 제 1 신호가 반도체 메모리 장치(1500)의 입력 단자까지 왕복하는 데 걸리는 시간에 반도체 메모리 장치(1500) 자체의 레이턴시 값을 더한 값을 갖는다.
도 2 및 도 3은 메모리 시스템의 클럭 도메인 동기화 과정을 나타내는 타이밍도들이다. 도 2 및 도 3에서, CCLK는 시스템 클럭을, DQS는 메모리 컨트롤러가 반도체 메모리 장치로부터 수신한 데이터 스트로브 신호를, DQ는 메모리 컨트롤러가 반도체 메모리 장치로부터 수신한 데이터를, DQSD는 DQS가 메모리 컨트롤러(1100) 내에서 입출력 회로에 의해 소정시간 지연된 신호를 각각 나타낸다. 또한, RDDATA는 DQ가 메모리 컨트롤러에 수신된 후 병렬화한 데이터를 나타내고, DQSD_D는 DQSD를 시스템 클럭에 동기화하기 위해 DQSD의 위상을 조절한 신호를 나타내고, RDDATA_D는 RDDATA를 DQSD_D에 동기화하기 위해 RDDATA의 위상을 조절한 데이터를 각각 나타낸다.
도 2에 도시된 동기화 과정에서, DQSD를 지연시켜 시스템 클럭신호에 동기시 키고, RDDATA를 지연시켜 RDDATA의 파형의 중심을 DQSD_D의 파형의 중심에 일치시킨다.
도 3에 도시된 동기화 과정에서, DQSD의 위상을 앞으로 당겨서 시스템 클럭신호에 동기시키고, RDDATA의 위상을 앞으로 당겨서 RDDATA의 파형의 중심을 DQSD_D의 파형의 중심에 일치시킨다.
도 4는 도 1의 메모리 시스템에 포함된 메모리 컨트롤러(1100)의 하나의 예를 나타내는 블록도이다. 도 4에는 메모리 컨트롤러(1100)의 구성 중 독출 레이턴시 검출 회로 부분만이 도시되어 있다. 실제로, 메모리 컨트롤러(1100)는 독출 레이턴시 검출 회로 외에도 메모리 장치의 일반적인 동작을 제어하는 회로 블록들이 포함될 수 있다.
도 4를 참조하면, 메모리 컨트롤러(1100)는 클럭 도메인 동기화 회로(1110), 독출 레이턴시 검출 회로(1120), 및 입출력 회로(1150)를 포함한다.
독출 레이턴시 검출 회로(1120)는 시스템 클럭신호(CCLK) 및 캘리브레이션 인에이블 신호(CD_CALEN)에 기초하여 제 1 신호(CD_TXDAT)를 발생하고, 시스템 클럭신호(CCLK), 홀드(hold) 신호(CD_HOLD), 제 2 신호(DQS_CD) 및 반도체 메모리 장치의 레이턴시(DRAM_CL)에 기초하여 독출 레이턴시 신호(RD_LAT)를 발생한다. 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory)일 수 있다. 제 2 신호(DQS_CD)는 제 1 신호(CD_TXDAT)가 입출력 회로(1150) 및 제 1 채널(CH1)을 통해 수신 장치(미도시)에 도달하였다가, 수신 장치의 입력단에서 반사되고 제 1 채널(CH1) 및 입출력 회로(1150)를 통해 되돌아온 신호이다.
클럭 도메인 동기화 회로(1110)는 시스템 클럭신호(CCLK), 캘리브레이션 인에이블 신호(CD_CALEN), 및 제 2 신호(DQS_CD)에 기초하여 지연 선택신호(CD_SEL) 및 홀드 신호(CD_HOLD)를 발생한다.
입출력 회로(1150)는 제 1 신호(CD_TXDAT)를 제 1 패드(PAD1) 및 제 1 채널(CH1)을 통해 수신 장치(미도시)에 전송하고, 제 1 신호(CD_TXDAT)가 제 1 채널(CH1)을 통해 반도체 메모리 장치(1500)에 도달하였다가 제 1 채널(CH1)을 통해 되돌아온 신호(DQS)에 기초하여 제 2 신호(DQS_CD)를 발생한다. 입출력 회로(1150)는 제 1 신호(CD_TXDAT)가 반도체 메모리 장치(1500)에 도달하였다가 되돌아온 신호를 지연 선택신호(CD_SEL)에 응답하여 지연시키고 제 2 신호(DQS_CD)를 발생한다. 또한, 입출력 회로(1150)는 제 2 채널(CH2) 및 제 2 패드(PAD2)를 통해 수신된 데이터(DQ)에 기초하여 독출 데이터(RDDATA)를 출력한다. 독출 데이터(RDDATA)는 홀수 번째 데이터(D_F) 및 짝수 번째 데이터(D_S)를 포함한다.
도 5는 도 1의 메모리 시스템(1000)의 채널 양단에서 측정한 전압 파형들을 나타내는 도면이다.
도 5는 도 1에서 반도체 메모리 장치(1500)로서 DDR3(Double Data Rate 3) DRAM(Dynamic Random Access Memory)을 사용하고, 1.5V의 VDD, 0V의 접지전압, 34Ω의 터미네이션 저항을 사용하여 HSPICE 시뮬레이션한 결과 그래프이다.
도 5를 참조하면, 반도체 메모리 장치(1500)의 입력단의 전압인 R0은 약 7.3ns에 0V로부터 1.5V로 천이하여 로직 "하이" 상태를 유지하고 있으며, 메모리 컨트롤러(1100)의 입출력 회로의 출력단의 전압인 T0은 약 5.1ns에 0v로부터 0.75V 로 천이하여 이 레벨을 유지하고 있다가 약 9.6ns에 0.75V로부터 1.5V로 천이하여 로직 "하이" 상태를 유지한다.
도 6은 도 4의 메모리 컨트롤러(1100)에 포함된 클럭 도메인 동기화 회로(1110)의 하나의 예를 나타내는 블록도이다.
도 6을 참조하면, 클럭 도메인 동기화 회로(1110)는 위상 검출기(1112), 타이머(1114) 및 쉬프트 레지스터(1116)를 포함한다.
위상 검출기(1112)는 시스템 클럭신호(CCLK)에 응답하여 제 2 신호(DQS_CD)의 위상을 검출한다. 타이머(1114)는 캘리브레이션 인에이블 신호(CD_CALEN) 및 제 2 신호(DQS_CD)에 기초하여 홀드 신호(CD_HOLD)를 발생한다. 쉬프트 레지스터(1116)는 홀드 신호(CD_HOLD) 및 위상 검출기(1112)의 출력신호에 기초하여 지연 선택신호(CD_SEL)를 발생한다.
도 7은 도 4의 메모리 컨트롤러(1100)에 포함된 독출 레이턴시 검출회로(1120)의 하나의 예를 나타내는 블록도이다.
도 7을 참조하면, 독출 레이턴시 검출회로(1120)는 AND 게이트(1121), 제 1 플립플롭(1122), 제 2 플립플롭(1123), 송신 신호 발생기(1124), 클럭 기반 지연 회로(clock-based delay)(1125), 카운터(1126), 제 3 플립플롭(1127), 타이머(1128), 가산기(ADDER)(1129)를 포함한다.
AND 게이트(1121)는 제 2 신호(DQS_CD)와 홀드 신호(CD_HOLD)에 대해 논리곱 연산을 수행한다. 제 1 플립플롭(1122)은 시스템 클럭신호(CCLK)에 응답하여 AND 게이트(1121)의 출력신호를 샘플링하여 제 3 신호(RQ)를 발생한다. 송신 신호 발생 기(1124)는 캘리브레이션 인에이블 신호(CD_CALEN) 및 시스템 클럭신호(CCLK)에 기초하여 시스템 클럭신호(CCLK)보다 큰 주기를 가지는 제 4 신호(CD_TXDAT_P)를 발생한다. 클럭 기반 지연 회로(1125)는 시스템 클럭신호(CCLK) 및 제 1 독출 레이턴시 신호(LAT_P)에 응답하여 제 4 신호(CD_TXDAT_P)를 지연시켜 제 5 신호(CRQ)를 발생한다. 제 2 플립플롭(1123)은 제 5 신호(CRQ)에 응답하여 제 3 신호(RQ)를 샘플링하고 비교신호(COMP_RES)를 발생한다. 카운터(1126)는 업 카운터로서 비교신호(COMP_RES)의 로직 상태가 "로우"에서 "하이"로 바뀔 때까지의 클럭 사이클을 카운트하고 제 1 독출 레이턴시 신호(LAT_P)를 발생한다. 제 3 플립플롭(1127)은 시스템 클럭신호(CCLK)에 응답하여 제 4 신호(CD_TXDAT_P)를 샘플링하여 제 1 신호(CD_TXDAT)를 발생한다. 상기한 바와 같이, 캘리브레이션 모드에서 제 1 신호(CD_TXDAT)는 입출력 회로(1150) 및 제 1 채널(CH1)을 통해 수신 장치에 전송된다. 타이머(1128)는 홀드 신호(CD_HOLD)와 제 1 신호(CD_TXDAT)에 기초하여 업 로드(up load) 신호(UP_LOAD)를 발생한다. 가산기(1129)는 업 로드 신호(UP_LOAD)에 응답하여 제 1 독출 레이턴시 신호(LAT_P)와 수신 장치의 레이턴시(DRAM_CL)를 더하고 독출 레이턴시 신호(RD_LAT)를 출력한다.
도 8은 도 4의 메모리 컨트롤러(1100)에 포함된 입출력 회로(1150)의 하나의 예를 나타내는 블록도이다.
도 8을 참조하면, 입출력 회로(1150a)는 제 1 스트로브 입출력부(IO_DQS1) 및 제 1 데이터 입출력부(IO_DQ1)를 포함한다.
제 1 스트로브 입출력부(IO_DQS1)는 송신 클럭신호(CLK_TX)에 응답하여 제 1 신호(CD_TXDAT)를 제 1 패드(PAD1)를 통해 출력하고, 제 1 채널(CH1)을 통해 되돌아 온 신호(DQS)를 수신하고 지연 선택신호(CD_SEL)에 응답하여 DQS를 지연시키고 제 2 신호(DQS_CD)를 출력한다.
제 1 스트로브 입출력부(IO_DQS1)는 제 1 스트로브 출력부(O_DQS1) 및 제 1 스트로브 입력부(I_DQS1)를 포함한다. 제 1 스트로브 출력부(O_DQS1)는 송신 클럭신호(CLK_TX)에 응답하여 제 1 신호(CD_TXDAT)를 출력하는 제 1 멀티플렉서(1152) 및 제 1 멀티플렉서(1152)의 출력신호를 버퍼링하는 제 1 버퍼(1154)를 포함한다. 제 1 스트로브 입력부(I_DQS1)는 제 1 채널(CH1)을 통해 되돌아 온 신호(DQS)를 버퍼링하는 제 2 버퍼(B1), 및 지연 선택신호(CD_SEL)에 응답하여 제 2 버퍼(1153)의 출력신호를 지연시키고 제 2 신호(DQS_CD)를 출력하는 제 1 가변지연 라인(1151)을 포함한다.
제 1 데이터 입출력부(IO_DQ1)는 송신 클럭신호(CLK_TX)에 응답하여 기입 데이터(WRDATA)를 제 2 패드(PAD2)를 통해 출력하고, 제 2 채널(CH2)을 통해 되돌아 온 신호(DQ)를 수신하고 지연 선택신호(CD_SEL)에 응답하여 DQ를 지연시키고 독출 데이터(RDDATA)를 출력한다. 독출 데이터(RDDATA)는 홀수 번째 데이터(D_F) 및 짝수 번째 데이터(D_S)를 포함한다.
제 1 데이터 입출력부(IO_DQ1)는 제 1 데이터 출력부(O_DQ1) 및 제 1 데이터 입력부(I_DQ1)를 포함한다. 제 1 데이터 출력부(O_DQ1)는 송신 클럭신호(CLK_TX)에 응답하여 기입 데이터(WRDATA)를 출력하는 제 2 멀티플렉서(1158) 및 제 2 멀티플렉서(1158)의 출력신호를 버퍼링하는 제 3 버퍼(1159)를 포함한다. 제 1 데이터 입 력부(I_DQ1)는 제 4 버퍼(1157), 제 1 직렬-병렬 변환부(deserializer)(1156) 및 제 2 가변지연 라인(1155)을 포함한다. 제 4 버퍼(1157)는 제 2 채널(CH2)을 통해 되돌아 온 신호(DQ)를 버퍼링한다. 제 1 직렬-병렬 변환부(deserializer)(1156)는 제 1 스트로브 입출력부(IO_DQS1)에 포함된 제 2 버퍼(1153)의 출력신호에 응답하여 제 4 버퍼(1157)의 출력신호(DQ_B)를 직렬-병렬 변환(deserialize)하고 홀수 번째 프리(pre) 데이터(DQ_F) 및 짝수 번째 프리(pre) 데이터(DQ_S)를 발생한다. 제 2 가변지연 라인(1155)은 지연 선택신호(CD_SEL)에 응답하여 홀수 번째 프리(pre) 데이터(DQ_F) 및 짝수 번째 프리(pre) 데이터(DQ_S)를 지연시키고 홀수 번째 데이터(D_F) 및 짝수 번째 데이터(D_S)를 포함하는 독출 데이터(RDDATA)를 출력한다.
도 9는 도 4의 메모리 컨트롤러(1100)에 포함된 입출력 회로(1150)의 다른 하나의 예를 나타내는 블록도이다.
도 9를 참조하면, 입출력 회로(1150b)는 제 2 스트로브 입출력부(IO_DQS2) 및 제 2 데이터 입출력부(IO_DQ2)를 포함한다.
제 2 스트로브 입출력부(IO_DQS2)는 송신 클럭신호(CLK_TX) 및 제 1 지연 제어신호(CDL1)에 응답하여 제 1 신호(CD_TXDAT)를 제 1 패드(PAD1)를 통해 출력하고, 제 1 채널(CH1)을 통해 되돌아 온 신호(DQS)를 수신하고 제 1 지연 제어신호(CDL1) 및 지연 선택신호(CD_SEL)에 응답하여 DQS를 지연시키고 제 2 신호(DQS_CD)를 출력한다. 여기서, 제 1 제어신호(CDL1)는 메모리 컨트롤러(1100)와 반도체 메모리 장치(1500) 사이에 있는 채널들 간의 스큐를 보상하기 위하여 지연시간을 조절하는 신호로서, 메모리 컨트롤러(1100)의 내부에서 발생될 수 있다.
제 2 스트로브 입출력부(IO_DQS2)는 제 2 스트로브 출력부(O_DQS2) 및 제 2 스트로브 입력부(I_DQS2)를 포함한다. 제 2 스트로브 출력부(O_DQS2)는 송신 클럭신호(CLK_TX)에 응답하여 제 1 신호(CD_TXDAT)를 출력하는 제 1 멀티플렉서(1152), 제 1 지연 제어신호(CDL1)에 응답하여 제 1 멀티플렉서(1152)의 출력신호를 지연시키는 제 3 가변지연 라인(1162), 및 제 3 가변지연 라인(1162)의 출력신호를 버퍼링하는 제 1 버퍼(1154)를 포함한다. 제 2 스트로브 입력부(I_DQS2)는 제 1 채널(CH1)을 통해 되돌아 온 신호(DQS)를 버퍼링하는 제 2 버퍼(B1), 제 1 지연 제어신호(CDL1)에 응답하여 제 2 버퍼(B1)의 출력신호를 지연시키는 제 4 가변지연 라인(1161), 및 지연 선택신호(CD_SEL)에 응답하여 제 4 가변지연 라인(1161)의 출력신호를 지연시키고 제 2 신호(DQS_CD)를 출력하는 제 1 가변지연 라인(1151)을 포함한다.
제 2 데이터 입출력부(IO_DQ2)는 송신 클럭신호(CLK_TX) 및 제 2 지연 제어신호(CDL2)에 응답하여 기입 데이터(WRDATA)를 제 2 패드(PAD2)를 통해 출력하고, 제 2 채널(CH2)을 통해 되돌아 온 신호(DQ)를 수신하고 제 2 지연 제어신호(CDL2) 및 지연 선택신호(CD_SEL)에 응답하여 DQ를 지연시키고 독출 데이터(RDDATA)를 출력한다. 독출 데이터(RDDATA)는 홀수 번째 데이터(D_F) 및 짝수 번째 데이터(D_S)를 포함한다. 여기서, 제 2 제어신호(CDL2)는 메모리 컨트롤러(1100)와 반도체 메모리 장치(1500) 사이에 있는 채널들 간의 스큐를 보상하기 위하여 지연시간을 조절하는 신호로서, 메모리 컨트롤러(1100)의 내부에서 발생될 수 있다.
제 2 데이터 입출력부(IO_DQ2)는 제 2 데이터 출력부(O_DQ2) 및 제 2 데이터 입력부(I_DQ2)를 포함한다. 제 2 데이터 출력부(O_DQ2)는 송신 클럭신호(CLK_TX)에 응답하여 기입 데이터(WRDATA)를 출력하는 제 2 멀티플렉서(1158), 제 2 지연 제어신호(CDL2)에 응답하여 제 2 멀티플렉서(1158)의 출력신호를 지연시키는 제 5 가변지연 라인(1164), 제 5 가변지연 라인(1164)의 출력신호를 버퍼링하는 제 3 버퍼(1159)를 포함한다. 제 2 데이터 입력부(I_DQ2)는 제 4 버퍼(1157), 제 6 가변지연 라인(1163), 제 1 직렬-병렬 변환부(1156) 및 제 2 가변지연 라인(1155)을 포함한다. 제 4 버퍼(1157)는 제 2 채널(CH2)을 통해 되돌아 온 신호(DQ)를 버퍼링한다. 제 6 가변지연 라인(1163)은 제 2 지연 제어신호(CDL2)에 응답하여 제 4 버퍼(1157)의 출력신호(DQ_B)를 지연시킨다. 제 1 직렬-병렬 변환부(1156)는 제 2 스트로브 입출력부(IO_DQS2)에 포함된 제 4 가변지연 라인(1161)의 출력신호(DQSD)에 응답하여 제 6 가변지연 라인(1163)의 출력신호(DQD)를 직렬-병렬 변환하고 홀수 번째 프리(pre) 데이터(DQ_F) 및 짝수 번째 프리(pre) 데이터(DQ_S)를 발생한다. 제 2 가변지연 라인(1155)은 지연 선택신호(CD_SEL)에 응답하여 홀수 번째 프리(pre) 데이터(DQ_F) 및 짝수 번째 프리(pre) 데이터(DQ_S)를 지연시키고 홀수 번째 데이터(D_F) 및 짝수 번째 데이터(D_S)를 포함하는 독출 데이터(RDDATA)를 출력한다.
도 9에 도시된 입출력 회로(1150b)는 도 8에 도시된 입출력 회로(1150a)에 비해, 제 1 지연 제어신호(CDL1)에 응답하여 지연시간이 조절되는 제 3 가변지연 라인(1162) 및 제 4 가변지연 라인(1161), 제 2 지연 제어신호(CDL2)에 응답하여 지연시간이 조절되는 제 5 가변지연 라인(1164) 및 제 6 가변지연 라인(1163)을 더 포함한다. 도 9에 포함된 제 3 가변지연 라인(1162), 제 4 가변지연 라인(1161), 제 5 가변지연 라인(1164) 및 제 6 가변지연 라인(1163)은 메모리 컨트롤러와 반도체 메모리 장치 사이에 있는 채널들 간의 스큐를 보상하기 위해 포함된다.
도 10은 도 4의 메모리 컨트롤러(1100)의 동작을 나타내는 파형도이다.
도 10에 도시된 신호들은 도 4 내지 도 9에 도시된 신호들에 대응하는 신호들이다. 즉, CD_CALEN은 캘리브레이션 인에이블 신호를, CD_HOLD는 홀드 신호를, CCLK는 시스템 클럭신호를, CD_TXDAT는 메모리 컨트롤러(1000)에서 발생되는 제 1 신호를, DQS는 수신 장치에서 되돌아오는 신호를 패드에서 측정한 전압신호를, DQS_CD는 패드를 통해 되돌아오는 신호가 입출력 회로를 통과한 신호를 각각 나타낸다. CD_SEL은 지연 선택신호를, RQ는 제 2 플립플롭(1123)에 입력되는 제 3 신호를, CRQ는 제 2 플립플롭(1123)에 입력되는 제 5 신호를, COMP_RES는 제 2 플립플롭(1123)의 출력인 비교신호를 각각 나타낸다. UP_LOAD는 메모리 컨트롤러의 내부로부터 수신 장치의 입력 단자까지의 레이턴시(latency)(도 7의 LAT_P)와 수신 장치 자체의 레이턴시의 가산 연산을 제어하는 인에이블 신호이고, RD_LAT은 최종 독출 레이턴시 신호를 나타낸다.
도 10의 예에서, 제 1 신호(CD_TXDAT) 및 제 5 신호(CRQ)는 각각 시스템 클럭신호(CCLK)의 주기의 20 배인 주기를 갖는다. DQS 신호의 파형에 표시된 td는 메모리 컨트롤러와 반도체 메모리 장치 사이에 있는 채널의 지연시간을 나타낸다. 2*td는 메모리 컨트롤러를 출발한 신호가 반도체 메모리 장치의 입력 단자에 도달하였다가 반사되어 되돌아오는 데 걸리는 시간이다. 또한, 도 10의 예에서, 지연 선택신호(CD_SEL)는 7 비트인 신호(CD_SEL<6:0>)이고, 독출 레이턴시 신호(RD_LAT)는 5 비트인 신호(RD_LAT<4:0>)이다. 홀드 신호(CD_HOLD)는 클럭 도메인 동기화 회로(1110)에 의해 시스템 클럭신호(CCLK)와 제 2 신호(DQS_CD)를 동기시키는 과정 동안에 디스에이블 상태이고, 독출 레이턴시 검출 회로(1120)에 의해 독출 레이턴시를 검출하는 과정 동안에 인에이블 상태이다.
이하, 도 1 내지 도 10을 참조하여 본 발명의 실시예에 따른 메모리 시스템의 동작에 대해 설명한다.
캘리브레이션(calibration) 모드에서, 메모리 컨트롤러(1100)는 신호가 메모리 컨트롤러(1100)의 내부에서부터 반도체 메모리 장치(1500)의 메모리 셀 어레이 까지 왕복하는 데 걸리는 시간, 즉 독출 레이턴시(read latency)를 검출한다. 독출 레이턴시가 검출되면, 정상 모드에서 반도체 메모리 장치(1500)로부터 읽은 데이터의 유효 구간(valid window)을 알 수 있다.
도 4 내지 도 9를 참조하면, 캘리브레이션 모드에서 독출 레이턴시 검출 회로(1120)는 제 1 신호(CD_TXDAT)를 발생하고, 입출력 회로(1150) 및 제 1 채널(CH1)을 통해 반도체 메모리 장치(1500)에 전송한다. 제 1 신호(CD_TXDAT)가 입출력 회로(1150) 및 제 1 채널(CH1)을 통해 수신 장치(미도시)에 도달하였다가 제 1 채널(CH1) 및 입출력 회로(1150)를 통해 되돌아온 신호가 제 2 신호(DQS_CD)이다.
클럭 도메인 동기화 회로(1110)는 시스템 클럭신호(CCLK)의 위상을 검출하고 지연 선택신호(CD_SEL)를 발생하여, 입출력 회로(1150) 내에 있는 제 1 가변지연 라인(1151)의 지연시간을 조절함으로써 제 2 신호(DQS_CD)를 시스템 클럭신호(CCLK)에 동기시킨다.
독출 레이턴시 검출 회로(1120)는 제 2 신호(DQS_CD)를 시스템 클럭신호(CCLK)에 동기된 후, 메모리 컨트롤러(1100) 내에서 발생된 제 1 신호(CD_TXDAT)와 반도체 메모리 장치로부터 되돌아온 제 2 신호(DQS_CD)의 위상을 비교하여 독출 레이턴시 신호(RD_LAT)의 값을 검출한다.
도 7을 참조하면, 독출 레이턴시 검출 회로(1120)는 제 2 플립플롭(1123)을 사용하여 제 2 신호(DQS_CD)에 대응하는 제 3 신호(RQ)와 제 1 신호(CD_TXDAT)에 대응하는 제 5 신호(CRQ)를 비교하여 독출 레이턴시를 검출한다. 제 2 플립플롭(1123)은 제 5 신호(CRQ)에 응답하여 제 3 신호(RQ)를 샘플링하고 비교신호(COMP_RES)를 발생한다. 카운터(1126)는 업 카운터로서 비교신호(COMP_RES)의 로직 상태가 "로우"에서 "하이"로 바뀔 때까지의 클럭 사이클을 카운트하고 제 1 독출 레이턴시 신호(LAT_P)를 발생한다. 독출 레이턴시 검출 회로(1120)는 제 1 독출 레이턴시 신호(LAT_P)에 응답하여 비교 신호(COMP_RES)의 로직 상태가 하이"가 될 때까지 클럭 기반 지연 회로(1125)의 지연시간을 증가시키고 제 5 신호(CRQ)의 위상을 지연시켜 제 3 신호(RQ)와 제 5 신호(CRQ)를 비교하는 동작을 반복한다.
도 10의 예에서, 제 1 독출 레이턴시 신호(LAT_P)의 값은 8이다. 비교 동작 횟수가 충분히 많아지면, 독출 레이턴시 검출 회로(1120)는 업 로드 신호(UP_LOAD)를 인에이블시키고, 가산기(1129)를 사용하여 제 1 독출 레이턴시 신호(LAT_P)와 반도체 메모리 장치의 레이턴시(DRAM_CL)를 더하고 독출 레이턴시 신호(RD_LAT)의 값을 출력한다. 도 10의 예에서, 업 로드 신호(UP_LOAD)는 32회의 비교 동작을 수행한 후 발생되고 있다.
도 11은 도 4의 메모리 컨트롤러의 동작을 나타내는 시뮬레이션도이다.
도 11에 도시된 신호들은 도 10에 도시된 신호들에 대응하는 신호들이다.
도 11을 참조하면, 제 2 신호(DQS_CD)에 대응하는 제 3 신호(RQ)의 펄스가 발생하기 시작한 후 비교 신호(COMP_RES)가 "로우" 상태에서 "하이" 상태로 바뀔 때까지의 비교 횟수가 제 1 독출 레이턴시(LAT_P)의 값이다. 즉, 비교 신호(COMP_RES)가 "로우" 상태에서 "하이" 상태로 바뀔 때까지 발생한 제 3 신호(RQ)의 펄스의 개수가 제 1 독출 레이턴시(LAT_P)의 값이다.
메모리 시스템(1000)의 독출 레이턴시 신호(RD_LAT)의 값은 제 1 독출 레이턴시(LAT_P)의 값에 반도체 메모리 장치(1500) 자체의 레이턴시를 더한 값이다. 도 11의 예에서, 제 1 독출 레이턴시(LAT_P)의 값은 8이고 반도체 메모리 장치(1500) 자체의 레이턴시는 10이므로, 메모리 시스템(1000)의 독출 레이턴시 신호(RD_LAT)의 값은 18이 된다.
도 12는 도 1의 메모리 시스템(1000)에 포함된 메모리 컨트롤러(1100)의 다른 하나의 예를 나타내는 블록도이다.
도 12를 참조하면, 메모리 컨트롤러(1200)는 클럭 도메인 동기화 회로(1110), 독출 레이턴시 검출 회로(1120), 입출력 회로(1150) 및 데이터 검출 회로(1160)를 포함한다.
독출 레이턴시 검출 회로(1120)는 시스템 클럭신호(CCLK) 및 캘리브레이션 인에이블 신호(CD_CALEN)에 기초하여 제 1 신호(CD_TXDAT)를 발생하고, 시스템 클럭신호(CCLK), 홀드 신호(CD_HOLD), 제 2 신호(DQS_CD) 및 반도체 메모리 장치의 레이턴시 신호(DRAM_CL)에 기초하여 독출 레이턴시 신호(RD_LAT)를 발생한다. 반도체 메모리 장치(1500)는 DRAM일 수 있다. 제 2 신호(DQS_CD)는 제 1 신호(CD_TXDAT)가 입출력 회로(1150) 및 제 1 채널(CH1)을 통해 반도체 메모리 장치(1500)에 도달하였다가, 반도체 메모리 장치(1500)의 입력단에서 반사되고 제 1 채널(CH1) 및 입출력 회로(1150)를 통해 되돌아온 신호이다.
클럭 도메인 동기화 회로(1110)는 시스템 클럭신호(CCLK), 캘리브레이션 인에이블 신호(CD_CALEN), 및 제 2 신호(DQS_CD)에 기초하여 지연 선택신호(CD_SEL) 및 홀드 신호(CD_HOLD)를 발생한다.
입출력 회로(1150)는 제 1 신호(CD_TXDAT)를 제 1 패드(PAD1) 및 제 1 채널(CH1)을 통해 수신 장치(미도시)에 전송하고, 제 1 신호(CD_TXDAT)가 제 1 채널(CH1)을 통해 수신 장치에 도달하였다가 제 1 채널(CH1)을 통해 되돌아온 신호(DQS)에 기초하여 제 2 신호(DQS_CD)를 발생한다. 입출력 회로(1150)는 제 1 신호(CD_TXDAT)가 반도체 메모리 장치(1500)에 도달하였다가 되돌아온 신호를 지연 선택신호(CD_SEL)에 응답하여 지연시키고 제 2 신호(DQS_CD)를 발생한다. 또한, 입출력 회로(1150)는 제 2 채널(CH2) 및 제 2 패드(PAD2)를 통해 수신된 데이터(DQ)에 기초하여 독출 데이터(RDDATA)를 출력한다. 독출 데이터(RDDATA)는 홀수 번째 데이터(D_F) 및 짝수 번째 데이터(D_S)를 포함한다.
데이터 검출 회로(1160)는 시스템 클럭신호(CCLK)에 응답하여 독출 데이 터(RDDATA)를 샘플링하고 테스트 정보 신호(INF_PF)를 발생한다.
도 13은 본 발명의 하나의 실시예에 따른 테스트 시스템(2000)을 나타내는 블록도이다.
도 13을 참조하면, 테스트 시스템(2000)은 테스트 회로(2100), 및 반도체 장치(1500)를 포함한다.
테스트 회로(2100)는 제 1 채널(CH1)을 통해 커맨드(CMD), 어드레스(ADDR), 제 1 데이터(DATA), 클럭신호(CLK)를 반도체 장치(2500)에 제공하고, 제 2 채널(CH2)을 통해 반도체 장치(2500)로부터 데이터 스트로브 신호(DQS) 및 제 2 데이터(DQ)를 수신한다. 테스트 회로(2100)는 반도체 장치(2500)에 송신한 제 1 데이터(DATA)와 반도체 장치(2500)로부터 수신한 제 2 데이터(DQ)를 비교하여 테스트 중인 반도체 장치의 합격/불합격(PASS/FAIL)을 판단한다.
캘리브레이션 모드에서, 테스트 회로(2100)는 제 1 신호를 발생시키고 제 1 신호를 반도체 장치(2500)에 전송하고 반도체 장치(2500)로부터 되돌아 온 제 2 신호를 시스템 클럭신호와 동기시키고, 제 2 신호를 제 1 신호와 비교하여 독출(read) 레이턴시를 검출한다.
도 13에서, 제 1 채널(CH1) 및 제 2 채널(CH2)은 각각 복수의 채널로 구성될 수 있다.
테스트 회로(2100)는 도 4 또는 도 12와 유사한 회로 구성을 가질 수 있다.
도 14는 본 발명의 다른 하나의 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 14를 참조하면, 테스트 시스템(3000)은 자동측정장비(ATE)(3100), 테스트 회로들(3200) 및 테스트할 장치들(device under test)(DUT_00 ~ DUT_N)(3300)을 포함한다.
자동측정장비(ATE)(3100)는 커맨드(CMD), 어드레스(ADDR), 제 1 데이터(DATA), 클럭신호(CLK), 모드 제어신호(CTRL_MODE), 테스트 정보 신호(INF_TEST)를 테스트 회로들(3200)에 제공하고, 테스트 회로들(3200)로부터 검사 결과 정보(INF_P/F)를 수신한다. 또한, 자동측정장비(ATE)(3100)는 캘리브레이션 시작 신호(TCS)를 테스트 회로들(3200)에 제공할 수 있다.
테스트 회로들(3200)은 자동측정장비(ATE)(3100)로부터 수신한 커맨드(CMD), 어드레스(ADDR), 제 1 데이터(DATA), 클럭신호(CLK)를 테스트할 장치들(DUT)(3300)에 제공하고, DUT들(3300)로부터 데이터 스트로브 신호(DQS) 및 제 2 데이터(DQ)를 수신한다. 테스트 회로들(3200)은 테스트 칩들(TEST CHIP_00 ~ TEST CHIP_N)을 포함하며, DUT들(3300)에 송신한 제 1 데이터(DATA)와 DUT들(3300)로부터 수신한 제 2 데이터(DQ)를 비교하여 테스트 중인 반도체 장치의 합격/불합격(PASS/FAIL)을 판단한다.
테스트 시스템(3000)은 테스트 회로들(3200)을 사용하여 계산된 독출 레이턴시의 값을 이용하여 유효한 데이터 윈도우를 설정할 수 있고, 제 1 데이터(DATA)와 제 2 데이터(DQ)를 비교하여 테스트 중인 반도체 장치의 합격/불합격(PASS/FAIL)을 판단한다.
도 15는 본 발명의 하나의 실시예에 따른 통신 시스템의 하나의 예를 나타내 는 블록도이다.
도 15를 참조하면, 통신 시스템(4000)은 송신기(transmitter)(4100), 및 수신기(receiver)(4500)를 포함한다.
송신기(4100)는 제 1 채널(CH1)을 통해 제 1 신호(SIGNAL1)를 수신기(4500)와 송수신하며, 제 2 채널(CH2)을 통해 제 2 신호(SIGNAL2)를 수신기(4500)와 송수신한다. 도 15에서, 제 1 채널(CH1) 및 제 2 채널(CH2)은 각각 복수의 채널로 구성될 수 있으며, 각 채널들을 통해 1 개 이상의 신호를 전송할 수 있다.
캘리브레이션 모드에서, 송신기(4100)는 제 1 보정 신호를 발생시키고 제 1 보정 신호를 수신기(4500)에 전송하고 수신기(4500)로부터 반사되어 되돌아 온 제 2 보정 신호를 시스템 클럭신호와 동기시키고, 제 2 정보 신호를 제 1 정보 신호와 비교하여 독출(read) 레이턴시를 검출한다.
송신기(4100)는 도 4 또는 도 12와 유사한 회로 구성을 포함할 수 있다.
본 발명은 송신기와 수신기로 구성된 통신 시스템에 적용이 가능하며, 특히 클럭신호를 사용하여 데이터를 샘플링하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 하나의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2 및 도 3은 메모리 시스템의 클럭 도메인 동기화 과정을 나타내는 타이밍도들이다.
도 4는 도 1의 메모리 시스템에 포함된 메모리 컨트롤러의 하나의 예를 나타내는 블록도이다.
도 5는 도 1의 메모리 시스템의 채널 양단에서 측정한 전압 파형들을 나타내는 도면이다.
도 6은 도 4의 메모리 컨트롤러에 포함된 클럭 도메인 동기화 회로의 하나의 예를 나타내는 블록도이다.
도 7은 도 4의 메모리 컨트롤러에 포함된 독출 레이턴시 검출회로의 하나의 예를 나타내는 블록도이다.
도 8은 도 4의 메모리 컨트롤러에 포함된 입출력 회로의 하나의 예를 나타내는 블록도이다.
도 9는 도 4의 메모리 컨트롤러에 포함된 입출력 회로의 다른 하나의 예를 나타내는 블록도이다.
도 10은 도 4의 메모리 컨트롤러의 동작을 나타내는 파형도이다.
도 11은 도 4의 메모리 컨트롤러의 동작을 나타내는 시뮬레이션도이다.
도 12는 도 1의 메모리 시스템에 포함된 메모리 컨트롤러의 다른 하나의 예 를 나타내는 블록도이다.
도 13은 본 발명의 하나의 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 14는 본 발명의 다른 하나의 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 15는 본 발명의 하나의 실시예에 따른 통신 시스템의 하나의 예를 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
1000: 메모리 시스템 1100 : 메모리 컨트롤러
1110 : 클럭 도메인 동기화 회로 1112 : 위상 검출기
1114, 1128 : 타이머 1116 : 쉬프트 레지스터
1120 : 독출 레이턴시 검출 회로 1121 : AND 게이트
1122, 1123, 1127 : 플립플롭 1124 : 송신 신호 발생기
1125 : 클럭 기반 지연 회로 1126 : 카운터(1126)
1129 : 가산기 1150 : 입출력 회로
1160 : 데이터 검출 회로 1500 : 반도체 메모리 장치
2000, 3000 : 테스트 시스템 2100, 3200 : 테스트 회로
2500 : 반도체 장치 3100 : 자동측정장비(ATE)
3300 : DUT 4000 : 통신 시스템
4100 : 송신기 4500 : 수신기

Claims (10)

  1. 메모리 장치; 및
    제 1 신호를 발생시키고 상기 제 1 신호를 상기 메모리 장치에 전송하고 상기 메모리 장치로부터 반사되어 되돌아 온 제 2 신호를 시스템 클럭신호와 동기시키고, 상기 제 2 신호를 상기 제 1 신호와 비교하여 독출(read) 레이턴시 신호를 검출하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서, 상기 메모리 컨트롤러는
    상기 시스템 클럭신호에 기초하여 상기 제 1 신호를 발생하고, 상기 시스템 클럭신호, 홀드(hold) 신호 및 상기 제 2 신호에 기초하여 제 1 독출 레이턴시 신호를 발생하는 독출 레이턴시 검출 회로;
    상기 시스템 클럭신호 및 상기 제 2 신호에 기초하여 지연 선택신호 및 상기 홀드 신호를 발생하는 클럭 도메인 동기화 회로; 및
    상기 제 1 신호를 상기 메모리 장치에 전송하고, 상기 제 1 신호가 상기 메모리 장치에 도달하였다가 되돌아온 신호를 상기 지연 선택신호에 응답하여 지연시키고 상기 제 2 신호를 발생하는 입출력 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  3. 제 2 항에 있어서, 상기 독출 레이턴시 검출 회로는
    상기 제 1 독출 레이턴시 신호의 값에 상기 메모리 장치 자체의 레이턴시 값을 더하여 제 2 독출 레이턴시 신호를 발생하는 것을 특징으로 하는 메모리 시스템.
  4. 제 2 항에 있어서, 상기 독출 레이턴시 검출 회로는
    상기 제 2 신호에 대응하는 제 3 신호와 상기 제 1 신호에 대응하는 제 5 신호를 비교하여 독출 레이턴시를 검출하는 것을 특징으로 하는 메모리 시스템.
  5. 제 4 항에 있어서, 상기 독출 레이턴시 검출 회로는
    상기 제 5 신호에 응답하여 상기 제 3 신호를 샘플링하고 비교신호를 발생하는 플립플롭을 포함하는 것을 특징으로 하는 메모리 시스템.
  6. 제 2 항에 있어서, 상기 입출력 회로는
    상기 메모리 장치로부터 수신된 데이터에 기초하여 독출 데이터를 출력하는 것을 특징으로 하는 메모리 시스템.
  7. 제 2 항에 있어서, 상기 클럭 도메인 동기화 회로는
    상기 시스템 클럭신호에 응답하여 상기 제 2 신호의 위상을 검출하는 위상 검출기;
    캘리브레이션 인에이블 신호 및 상기 제 2 신호에 기초하여 홀드 신호를 발 생하는 타이머; 및
    상기 홀드 신호 및 상기 위상 검출기의 출력신호에 기초하여 지연 선택신호를 발생하는 쉬프트 레지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
  8. 시스템 클럭신호에 기초하여 제 1 신호를 발생하고, 상기 시스템 클럭신호, 홀드(hold) 신호 및 제 2 신호에 기초하여 제 1 독출 레이턴시 신호를 발생하는 독출 레이턴시 검출부;
    상기 시스템 클럭신호 및 상기 제 2 신호에 기초하여 지연 선택신호 및 상기 홀드 신호를 발생하는 클럭 도메인 동기화 회로; 및
    상기 제 1 신호를 수신 장치에 전송하고, 상기 제 1 신호가 상기 수신 장치에 도달하였다가 반사되어 되돌아온 신호를 상기 지연 선택신호에 응답하여 지연시키고 상기 제 2 신호를 발생하는 입출력 회로를 포함하는 것을 특징으로 하는 독출 레이턴시 검출 회로.
  9. 제 8 항에 있어서, 상기 독출 레이턴시 검출 회로는
    상기 제 1 독출 레이턴시 신호의 값에 상기 수신 장치 자체의 레이턴시 값을 더하여 제 2 독출 레이턴시 신호를 발생하는 것을 특징으로 하는 독출 레이턴시 검출 회로.
  10. 반도체 장치; 및
    캘리브레이션 모드에서, 제 1 신호를 발생시키고 상기 제 1 신호를 상기 반도체 장치에 전송하고 상기 반도체 장치로부터 되돌아 온 제 2 신호를 시스템 클럭신호와 동기시키고, 상기 제 2 신호를 상기 제 1 신호와 비교하여 독출(read) 레이턴시 신호를 검출하고, 정상 모드에서 상기 반도체 장치에 송신한 제 1 데이터(DATA)와 상기 반도체 장치로부터 수신한 제 2 데이터를 비교하여 상기 반도체 장치의 합격/불합격(PASS/FAIL)을 판단하는 테스트 회로를 포함하는 테스트 시스템.
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