JP2556038B2 - 混成集積回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、内部に発振回路を備え、通常モードのとき
にはその発振回路からのクロックにより動作し、テスト
モードのときには外部から入力される検査クロックによ
り動作する混成集積回路に関する。

［従来の技術］ 従来モノシリックICの検査方法として、例えば特開昭
58−196469号、特開昭61−148378号公報に記載の如く、
発振器用端子を利用してテストモードの設定、検査クロ
ックの入力を行なう方法が知られている。

［発明が解決しようとする問題点］ ところがこの種の方法で予め内部に発振器を備えた混
成集積回路（ハイブリッドIC）を検査する場合、第８図
に示すように、発振回路90の発振器用端子をテスト端子
92及びクロック端子93として、混成集積回路の外部に出
さねばならず、線間容量が増加して発振の安定性が低下
するとか、耐湿性が低下するといった問題があった。ま
た検査クロック入力時にはコンデンサＣが充放電される
ので、検査クロックとして高周波のクロック信号を入力
すると、その振幅が減少してしまうといった問題もあっ
た。

このような問題を解決するためには、例えば第９図に
示す如く、発振回路95の発振器用端子を外部に出さず、
テスト端子96及び検査クロック入力端子97を新たに設け
るようにすればよい。つまりこの場合、テスト端子96を
ハイレベルとして発振回路95内に設けられたNOR98のゲ
ートを閉じ、発振回路95の発振を停止させ、クロック端
子97より検査クロックを供給すれば、NOR99を介して検
査クロックを入力できるようになる。

しかしこのような構成では、第８図に示した回路と同
様、混成集積回路検査用のテスト端子及びクロック端子
を外部に出さねばならず、２端子の端子増設となってし
まう。

そこで本発明は、検査用の端子を増設することなしに
集積回路をテストモードで動作して検査することができ
る混成集積回路を提供することを目的としてなされた。

［問題点を解決するための手段］ 即ち上記目的を達するためになされた本発明は、 動作モードとして通常モードとテストモードとを有
し、通常モードのときには内部に備えた発振回路からの
クロックにより動作し、テストモードのときには外部か
ら入力される検査クロックにより動作する混成集積回路
であって、 特定の入力端子を介して入力される信号のパルス幅が
所定値以上であるときクリア信号を発生し、当該集積回
路を初期化するクリア生成手段と、 該クリア生成手段からクリア信号が出力された後、上
記入力端子を介して、少なくとも上記クリア信号発生の
ためのパルス幅より短い周期で反転するパルス信号が所
定回連続して入力されたとき、当該集積回路をテストモ
ードに切り替えるための切替信号を発生する切替信号発
生手段と、 該切替信号発生手段からの切替信号により、上記発振
回路から出力されるクロックを遮断し、上記入力端子を
介して入力される検査クロックに切り替えるクロック変
更手段と、 を備えたことを特徴とする混成集積回路を要旨として
いる。

［作用］ 以上の如く構成された本発明の混成集積回路では、特
定の入力端子にパルス幅が所定値以上のパルス信号を入
力するとクリア生成手段からクリア信号が出力され、初
期化される。そしてその後同じ入力端子に少なくとも上
記クリア信号発生のためのパルス幅より短い周期で反転
するパルス信号を所定回連続して入力すると、切替信号
発生手段から切り替え信号が出力され、当該集積回路作
動のためのクロックが、発振回路から出力されるクロッ
クから、上記入力端子に入力される検査クロックに切り
替えられる。

このため当該集積回路をテストモードで動作させるに
は、上記入力端子にまず所定パルス幅以上の信号を入力
し、その後そのパルス幅より短い周期で所定パルス幅の
信号を複数回連続して入力し、更にその後同じ入力端子
から検査クロックを入力すればよい。

また当該集積回路を通常モードで動作させるには、テ
ストモードと同様に上記入力端子に所定パルス幅以上の
信号を入力して初期化した後上記のような所定パルス幅
の信号を複数回連続して入力しなければよく、この入力
端子を従来のリセット端子として使用すればよい。

［実施例］ 以下に本発明の一実施例を図面と共に説明する。尚以
下の実施例は発明の一態様を示すものであり、本発明は
要旨を逸脱しない限り、他の態様も含むものである。

第１図は混成集積回路１に設けられ、その動作モード
を、通常モード、ファンクションテストモード、或は微
少電流設定モードに切り替える第１実施例の動作モード
切替回路２の構成を表す回路構成図である。

図に示す如く当該動作モード切替回路２には、通常モ
ードで使用するクロック（以下、基準クロックとい
う。）を生成するための水晶発振回路４とその発振出力
を1/2分周するＴ型フリップフロップ（以下、Ｔ−FFと
記載する）６とが備えられる他、リセット端子８からの
入力信号により当該装置の動作モードを切り替えるため
の、通常モードクリア生成回路10、第１選択回路12、入
力パルスカウンタ14、第２選択回路16、及びテストモー
ドクリア生成回路18が設けられている。

通常モードクリア生成回路10は、第２図に示す如く、
パワーオンリセット回路10aにより電源投入時にクリア
され、クロック入力端子CKを介して入力される基準クロ
ックの１サイクルだけLowレベルの信号を出力する、２
個のＤ型フリップフロップ（以下、Ｄ−FFと記載する）
から構成された初期設定回路10bと、この初期設定回路1
0bの出力信号レベル、及びインバータ20によりリセット
端子８からの入力信号が反転して入力される入力端子EN
の信号レベルが共にHighレベルとなったときHighレベル
の信号を出力するAND回路10cと、AND回路10cからのLow
レベルの出力信号によりクリアされ、クロック入力端子
CKを介して入力される基準クロックをカウントするカウ
ンタ10dと、同じくAND回路10cからのLowレベルの出力信
号によりクリアされ、カウンタ10dからの出力をクロッ
ク入力、電源電圧を入力として、カウンタ10dで基準ク
ロックが所定回カウントされたときHighレベルの信号を
出力するＤ−FF10eと、Ｄ−FF10e及び入力端子ENからの
信号が共にHighレベルとなったときLowレベルの信号を
出力端子Ｑに出力するNAND回路10fと、から構成されて
いる。

このため通常モードクリア生成回路10では、リセット
端子８を介してLowレベルの信号が入力されると、カウ
ンタ10dによる基準クロックのカウントが開始され、そ
のカウント数が所定値以上（即ち所定時間以上）となる
と、出力端子ＱからLowレベルの信号（リセット信号）
が出力され、それ以外のときにはHighレベルの信号が出
力されることとなる。

次に第１選択回路12は、上記通常モードクリア生成回
路10からの出力信号とインバータ12aにより反転して入
力されるＴ−FF22の出力信号とを入力とするAND回路12b
と、リセット端子８からの入力信号とＴ−FF22からの出
力信号とを入力とするAND回路12cと、各AND回路12b及び
12cからの出力信号を入力とするOR回路12dと、から構成
されている。

このため第１選択回路12からは、Ｔ−FF22からHighレ
ベルの信号が出力され、リセット端子８からHighレベル
の信号が入力されているとき、或はＴ−FF22からLowレ
ベルの信号が出力され、通常モードクリア生成回路10か
らHighレベルの信号が出力されているとき、Highレベル
の信号が出力される。

尚Ｔ−FF22は、パワーオンリセット回路24及び第１選
択回路12からの出力信号を入力とするAND回路26からの
出力信号により、電源投入時或は第１選択回路12からLo
wレベルの信号が出力されたときクリアされ、その後入
力パルスカウンタ14からHighレベルの信号が出力された
ときHighレベルの信号を出力する。またこのＴ−FF22か
らの出力信号は、水晶発振回路４に設けられたNOR回路4
aに入力され、Ｔ−FF22から出力されるHighレベルの信
号によって水晶発振回路４の発振動作を停止できるよう
にされている。

次に入力パルスカウンタ14には、Ｋ個（本実施例では
偶数）のクロック数検出回路30−１〜30−Ｋが備えられ
ている。

各クロック数検出回路30−１〜30−Ｋは、第３図に示
す如く、入力端子ENを介して入力される信号がLowレベ
ルのときクリアされ、クロック入力端子CKを介して入力
されるＴ−FF6からの基準クロックをカウントするカウ
ンタ30aと、クリア入力端子CLにLowレベルの信号が入力
されたときクリアされ、インバータ30bにより反転され
る入力端子ENからの入力信号の立ち下がりでカウンタ30
aのカウント結果をラッチするラッチ回路30cと、ラッチ
回路30cからの出力が所定値であるとき出力端子ＱにHig
hレベルの信号を出力する論理回路30dと、論理回路30d
からの出力信号を反転して反転出力端子Ｑに出力するイ
ンバータ30eと、から構成されている。

このため各クロック数検出回路30−１〜30−Ｋでは、
入力端子ENへの入力信号がHighレベルであるとき基準ク
ロックによってその時間が計時され、入力信号がLowレ
ベルとなったときその計時結果が所定時間となっておれ
ば論理回路30dでその旨が検出されて、出力端子ＱからH
ighレベルの検出信号が出力されるようになる。

尚カウンタ30aは、その再下位ビットのカウント結果
がラッチ回路30cに入力されないようにラッチ回路30cに
接続されている。これは入力端子ENへの入力信号と基準
クロックとが非同期で、入力端子に所定時間Highレベル
の信号が入力されても、カウンタ30aの出力には基準値
ｎに対して±１のばらつきが生ずることから、このばら
つきを取り除くためである。

そして入力パルスカウンタ14内では、クロック数検出
回路30−１の入力端子ENがリセット端子８にそのまま接
続され、最終段のクロック数検出回路30−（Ｋ）を除く
偶数段のクロック数検出回路30−２〜30−（Ｋ−２）の
入力端子が、その前段のクロック数検出回路30−１〜30
−（Ｋ−３）の出力端子Ｑからの出力信号とインバータ
22より反転されたリセット端子８からの入力信号とを入
力とするAND回路32−１〜32（Ｋ−３）の出力端子に接
続され、３段目以降の奇数段のクロック数検出回路30−
３〜30−（Ｋ−１）の入力端子が、その前段のクロック
数検出回路30−２〜30−（Ｋ−２）の出力端子Ｑからの
出力信号とリセット端子８からの入力信号とを入力とす
るAND回路32−２〜32（Ｋ−２）の出力端子に接続さ
れ、最終段のクロック数検出回路30−Ｋの入力端子が、
その反転出力端子Ｑからの出力信号と前段のクロック数
検出回路30−（Ｋ−１）の出力端子Ｑからの出力信号と
インバータ20により反転されたリセット端子８からの入
力信号とを入力とするAND回路32−（Ｋ−１）の出力端
子に接続される。

またクロック数検出回路30−１及び30−Ｋのクリア入
力端子CLは第１選択回路12の出力端子が接続され、クロ
ック数検出回路30−２のクリア入力端子CLはクロック数
検出回路30−１の出力端子Ｑからの出力信号と第１選択
回路12からの出力信号とを入力とするAND回路34−１の
出力端子に接続され、クロック数検出回路30−３〜30−
（Ｋ−１）のクリア入力端子CLは、その前段のクロック
数検出回路30−２〜30−（Ｋ−２）の出力端子Ｑからの
出力信号と、その前段のクロック数検出回路30−２〜30
−（Ｋ−２）のクリア入力端子CLに接続されるAND回路3
4−１〜34−（Ｋ−３）からの出力信号とを入力とするA
ND回路34−２〜34−（Ｋ−２）の出力端子が接続され
る。

このため入力パルスカウンタ14では、リセット端子８
から所定時間（ｎ±１）＋cyc（cyc:基準クロックの周
期）毎に反転するパルス信号が連続して入力されると、
各クロック数検出回路30−１〜30−Ｋの出力端子Ｑが順
次Highレベルとなり、その入力数がＫとなったときに全
てのクロック数検出回路30−１〜30−Ｋの出力端子Ｑが
Highレベルとなる。そして最終段のクロック数検出回路
30−Ｋの出力が一旦Highレベルとなると、その反転出力
はLowレベルとなり、AND回路32−（Ｋ−１）のゲートが
閉じられるので、その後第１選択回路からLowレベルの
信号が出力される迄の間は、その状態が保持される。

またリセット端子８を介して入力されるパルス信号が
途中で、（ｎ±１）＋cyc以外で、且つ（ｍ−１）＋cyc
（ｍは通常モードクリア生成回路10に設けられたカウン
タ10dでの基準クロックのカウント値）のパルス幅とな
ると、それがHighレベルであれば奇数段、Lowレベルで
あれば偶数段のクロック数検出回路がLowレベルの信号
を出力するようになり、これによって次段のクロック数
検出回路がクリアされるため、入力パルスカウンタ14は
初期の状態に戻る。

一方リセット端子８を介してパルス幅（ｎ±１）＋cy
cのパルス信号が（Ｋ−１）個入力され、Ｋ番目に（ｎ
±１）＋cyc以外で、且つ（ｍ−１）＋cyc以内のパルス
幅のパルス信号が入力されると、偶数段のクロック数検
出回路が全てLowレベルとなり、奇数段のクロック数検
出回路が全てHighレベルとなるが、当該入力パルスカウ
ンタ14にはこの状態を検出してHighレベルの信号を出力
する論理回路14aが設けられ、この論理回路14aからのHi
ghレベルの信号出力によって上記Ｔ−FF22を反転するよ
うされている。

次に第２選択回路16は、上記パルス数検出回路30−Ｋ
の出力端子Ｑからの出力信号とリセット端子８からの入
力信号とを入力とするAND回路16aと、上記パルス数検出
回路30−Ｋの反転出力端子Ｑからの出力信号とＴ−FF6
からの基準クロックとを入力とするAND回路16bと、各AN
D回路16a及び16bからの出力信号を入力とするOR回路16c
と、から構成されている。

このため第２選択回路16からは、パルス数検出回路30
−Ｋの出力端子ＱからLowレベルの信号が出力されてい
るときＴ−FF6から出力される基準クロックが出力さ
れ、パルス数検出回路30−Ｋの出力端子ＱからHighレベ
ルの信号が出力されているとき、リセット端子８への入
力信号がそのまま出力されることとなる。

尚この第２選択回路16からの出力信号は当該混成集積
回路１を動作させるためのクロック信号として図示しな
い内部の制御回路に伝達される。

次にテストモードクリア生成回路18は、AND回路18aを
介して入力される第１選択回路12からのLowレベルの出
力信号によりクリアされ、NAND回路18bにより反転して
入力されるリセット端子８からの入力信号の立ち下がり
で、出力信号レベルが上記パルス検出回路30−Ｋの出力
端子Ｑの出力信号レベルとなるＤ−FF18cと、同じくAND
回路18aを介して入力される第１選択回路12からのLowレ
ベルの出力信号によりクリアされ、NAND回路18bにより
反転されるリセット端子８からの入力信号の立ち下がり
で、出力信号レベルがＤ−FF18cの出力信号レベルとな
るＤ−FF18dと、Ｄ−FF18c及び18dから信号が共にHigh
レベルとなったときLowレベルの信号を出力し、AND回路
18bの出力をLowレベルにしてＤ−FF18cをクリアするNAN
D回路18eと、パルス検出回路30−Ｋの出力端子Ｑからの
出力信号がHighレベルで、且つＤ−FF18aからの出力信
号レベルがHighレベルである時、Lowレベルの信号を出
力するNAND回路18fと、から構成されている。

またリセット端子８への入力信号を入力するNAND回路
には、Ｄ−FF18dからの反転出力が入力され、Ｄ−FF18d
の出力がHighレベルとなったときにはNAND回路18bから
の出力信号をHighレベルとしてリセット端子８からの入
力信号によって各Ｄ−FF18c及び18dが動作しないように
されている。

このためこのテストモードクリア生成回路18からは、
第１選択回路12の出力信号がHighレベルで、上記パルス
数検出回路30−Ｋの出力端子ＱからHighレベルの信号が
出力されたとき、次にリセット端子８を介して入力され
るパルス信号の立ち下がりから次の立ち下がり迄の１周
期分だけLowレベルの信号が出力されることとなる。

そしてこのテストモードクリア生成回路18からの出力
信号は第１選択回路12からの出力信号と共にAND回路36
に出力され、AND回路36からは、テストモードクリア生
成回路18又は第１選択回路12から出力されるLowレベル
の信号が、当該混成集積回路１に設けられた図示しない
制御回路を初期化するためのリセット信号として出力さ
れる。

次に上記のように構成された動作モード切替回路２の
動作を第４図を用いて説明する。

尚第４図において（ａ）は、動作モードをファンクシ
ョンテストモードに切り替える際のタイムチャート、
（ｂ）は動作モードを微少電流測定モードに切り替える
際のタイムチャート、である。

まず動作モードを通常モードからファンクションテス
トモードに切り替える場合には、リセット端子８を介し
て少なくともｍ＋cycより長い時間Lowレベルの信号を入
力する（T1）。

このとき通常モードクリア生成回路10は、パワーオン
リセット回路10a又はリセット端子８に入力されるHigh
レベルの信号により初期化されているので、カウンタ10
dがリセット端子８へのLowレベル信号の入力時間を計時
し、その時間が所定時間ｍ＋cycとなると、Ｄ−FF10eの
出力がHighレベルとなって、リセット端子８からの入力
信号がHighレベルに反転するまでの間Lowレベルの信号
を出力する。

またこのときＴ−FF22はパワーオンリセット回路24に
よりリセットされ、第１選択回路12ではAND回路12bのゲ
ートが開いているので、連通モードクリア生成回路10か
らのLowレベル信号がそのままAND回路36に出力される。

このためAND回路36の出力は、その入力信号に応じてL
owレベルとなり、これによって当該混成集積回路１が初
期化される。

尚このとき第１選択回路12からのLowレベル信号によ
って、入力パルスカウンタ14内のクロック数検出回路30
−１〜30−Ｋが初期化される。

このようにして内部が初期化されると、今度はリセッ
ト端子８を介して、入力パルスカウンタ14に設けられた
各クロック数検出回路30−１〜30−ＫがHighレベルとな
るよう、時間ｎ＋cycで反転するパルス信号をＫ個以上
連続して入力する（T2）。

すると入力パルスカウンタ14の最終段のクロック数検
出回路30−Ｋからの出力信号が反転し、出力端子Ｑから
Highレベル、反転出力端子ＱからLowレベルの信号が出
力されて、第２選択回路16のAND回路16aのゲートが開
き、第２選択回路16からはリセット端子８への入力信号
が混成集積回路１作動のためのクロック信号として出力
されるようになる。

またこのときテストモードクリア生成回路18には、入
力パルスカウンタ14の最終段のクロック数検出回路30−
ＫからのHighレベルの出力信号が入力されるので、その
後リセット端子８に入力される信号の立ち下がりから次
の立ち下がり迄の間、テストモードクリア生成回路18か
らLowレベルの信号が出力され、これによってAND回路36
から再度リセット信号が出力されて、当該装置が初期化
されることとなる。

このようにT1でｍ＋cyc以上の時間リセット端子８にL
owレベルの信号を入力し、その後T2でリセット端子８に
ｎ＋cycで反転するパルス信号をＫ個以上入力すれば（T
2）、第２選択回路16から、リセット端子８を介して入
力される信号が、当該装置動作のためのクロック信号と
して出力されるようになる。このためT3でリセット端子
８に検査クロックを入力すれば混成集積回路１をテスト
モードで動作させ、ファンクションテストを実行できる
ようになる。

次にファンクションテスト実行後、動作モードを通常
モードに変更するには、T1と同様、ｍ＋cyc以上の時間
リセット端子８にLowレベルの信号を入力する（T4）。

すると、上記T1の時と同様に、通常モードクリア生成
回路10から第１選択回路12を介してLowレベルの信号が
出力され、AND回路36からリセット信号が出力されて当
該装置が初期化される。またこのとき第１選択回路12か
らは入力パルスカウンタ14にもlowレベルの信号が出力
されるので、入力パルスカウンタ14が初期化されて、最
終段のクロック数検出回路30−Ｋからの出力信号が反転
し、第２選択回路16からはＴ−FF6からの基準クロック
が出力される。このため混成集積回路１は、Ｔ−FF6か
らの基準クロックにより通常モードで動作されるように
なるT5）。

次に動作モードを通常モードから微少電流測定モード
に切り替えるには、上記T1又はT4と同様に、まずｍ＋cy
c以上の時間リセット端子８にLowレベルの信号を入力
し、各部を初期化する（T6）。

そして今度はリセット端子８を介して時間ｎ＋cycで
反転するパルス信号を（Ｋ−１）個入力した後、（ｎ±
１）＋cyc以外で、且つｍ＋cyc以内のパルス幅のパルス
信号を入力する（T7）。

すると入力パルスカウンタ14では、上述したように、
偶数段のクロック数検出回路がLowレベル、奇数段のク
ロック数検出回路がHighレベルの信号を出力し、論理回
路14aからの出力がHighレベルとなって、Ｔ−FF22の出
力がLowからHighに反転する。Ｔ−FF22からの出力信号
がHighレベルとなると、水晶発振回路４の発振動作が停
止してＴ−FF6からの基準クロックの出力が停止され、
また同時に第２選択第１選択回路12のAND回路12bのゲー
トが閉じて、第１選択回路12からはAND回路12cを介して
リセット端子８への入力信号がそのまま出力されるよう
になる。

このため第２選択回路16からはクロック信号が出力さ
れず、クロックによる動作が完全に停止されるので、そ
の間に微少電流の測定が可能となる（T8）。

次に微少電流測定モードから通常モードへの切り替え
は、リセット端子８にLowレベルの信号を入力する（T
9）ことにより行なうことができる。つまりこの時点で
は第１選択回路12からリセット端子８への入力信号がそ
のまま出力されるので、リセット端子８にLowレベルの
信号を入力すると、AND回路26の出力がLowレベルとなっ
て、Ｔ−FF22及び入力パルスカウンタ14が初期化され、
水晶発振回路４のNAND回路4aのゲートが開いてＴ−FF6
から基準クロックが出力されるようになり、この結果、
混成集積回路１が基準クロックにより通常モード（T1
0）で動作されるようになるのである。尚図では、微少
電流測定後、上記T1,T4,T6と同様にｍ＋cyc以上の時間
リセット端子８にLowレベルの信号を入力した状態を表
している。

以上説明したように、本実施例の混成集積回路によれ
ば、従来より混成集積回路に備えられているリセット端
子への入力信号を切り替えることで、混成集積回路１の
動作モードを、通常モード、ファンクションテストモー
ド、微少電流測定モードに変更することができる。この
ため従来のように動作モード切り替えのための端子や、
検査クロック入力のための端子を設ける必要はなく、２
個の端子を削減することができる。

また本実施例では混成集積回路１内に設ける発振回路
を水晶発振回路としているので、例えば発振回路をリン
グ発振回路やCR発振回路等によって構成した場合に比
べ、発振周波数の電圧依存性、温度依存性、ばらつき等
が極めて小さく、cycは一定となって、検査時に周囲の
環境に応じてリセット端子８への入力信号のパルス幅等
を変更しなくても、正確に動作試験を行なうことができ
る。

次に本発明の第２実施例を説明する。

まず第５図は本実施例の混成集積回路40に設けられた
動作モード切替回路42の構成を示す回路構成図である。

図に示す如く本実施例の動作モード切替回路42では、
リセット端子44にインバータ46を介して抵抗器48a及び
コンデンサ48bからなる積分回路48が接続されている。
積分回路48の出力端子は、電源電圧をV1,V2,V3（但しV1
＞V2＞V3）と３段階に分圧する分圧抵抗50を介して各電
圧V1,V2,V3が反転入力端子に印加された３つのコンパレ
ータ52a、52b、52cの非反転入力端子に接続され、各コ
ンパレータ52a、52b、52cで、積分回路48の出力端子レ
ベルと電圧V1,V2,V3とを大小比較できるようにされてい
る。

次にコンパレータ52aの出力端子は、Ｄ−FF54の入力
端子及びクリア入力端子に接続されている。このため積
分回路48の出力端子レベルがV1以上となってコンパレー
タ52aの出力信号レベルがLowレベルとなるとＤ−FF54が
クリアされる。またＤ−FF54のクロック入力端子はイン
バータ56を介してリセット端子に接続されており、リセ
ット端子44への入力信号の立ち下がりによって、Ｄ−FF
54の出力信号がコンパレータ54aの出力信号レベルとな
る。

一方コンパレータ52b及び52cの出力端子は、夫々、出
力端子がカウンタ58の入力端子に接続されたイクスクル
ーシブOR（以下、EXORと記載する）60の入力端子に接続
されている。このため積分回路48の出力端子レベルがV3
以上でV2より小さい時にEXOR60からHighレベルの信号が
出力され、それ以外の時、即ち積分回路48からの出力信
号レベルがV3より小さいか或はV2以上である時、Lowレ
ベルの信号が出力されることとなる。そしてこのEXOR60
からの出力信号レベルがLowからHighに切り替わる時点
でカウンタ58がカウントアップし、そのカウント値が比
較器62に入力される。尚比較器62の他の入力端子には、
カウンタ64によるカウント値が入力される。

カウンタ64のクロック入力端子は、このカウンタ64の
最上位ビットの出力信号とリセット端子44への入力信号
とを入力とするOR回路66の出力端子に接続されている。
このためリセット端子44にカウンタ64でカウント可能な
数だけパルス信号が入力されると、次にクリアされる迄
の間クロック入力端子はHighレベルとなり続け、その後
のカウント動作が停止される。

次に上記比較器62は各カウンタ58及び64のカウント値
が一致した時Highレベルの信号を出力よう構成されてお
り、その比較結果はＤ−FF68に出力される。Ｄ−FF68の
クロック入力端子は、上記Ｄ−FF54と同様に、インバー
タ56を介してリセット端子44に接続されており、リセッ
ト端子44への入力信号の立ち下がりによって、比較器62
からの出力信号レベルに応じた信号を出力する。そして
Ｄ−FF54及び68からの出力信号はAND回路70に入力され
る。

AND回路70からの出力信号は、上記カウンタ58及び64
のクリア入力端子に入力され、各カウンタはその信号レ
ベルがLowレベルであるときクリアされる。またAND回路
70からの出力信号はＤ−FF72のクリア入力端子にも入力
され、この信号がLowレベルであるときＤ−FF72がクリ
アされる。

Ｄ−FF72の入力端子は、カウンタ64の最上位ビットの
出力端子に接続され、クロック入力端子はリセット端子
44に接続されている。このためＤ−FF72からは、リセッ
ト端子44への入力信号の立ち上がり時点で、カウンタ64
の最上位ビットの出力端子レベルに応じた信号が出力さ
れる。そしてこのＤ−FF72からの出力信号はリセット端
子44への入力信号と共にOR回路74に入力され、OR回路74
からは混成集積回路40内部を初期化するためのリセット
信号が出力される。

次に上記カウンタ64の最上位ビットの出力端子は、上
記実施例と同様に構成された水晶発振回路79のNOR回路7
6bの入力端子にも接続される。このためカウンタ64の最
上位ビットの出力端子レベルがHighレベルになると、水
晶発振回路76の発振動作が停止して、上記実施例と同様
に設けられたＴ−FF78からのクロック信号の出力が停止
される。尚Ｔ−FF78のクリア入力端子は、インバータ80
を介してカウンタ64の最上位ビットの出力端子に接続さ
れ、その出力端子レベルがHighレベルとなったときクリ
アされる。

また上記カウンタ64の最上位ビットの出力端子は、リ
セット端子44と共にAND回路82の入力端子にも接続さ
れ、AND回路82の出力端子は、Ｔ−FF78の出力端子と共
にNOR回路84の入力端子に接続されている。尚NOR回路84
は図示しない制御回路にクロック信号を出力するための
もので、Ｔ−FF78からのクロック信号、又はリセット端
子44を介して入力されるクロック信号を出力する。

次に上記のように構成された動作モード切替回路42の
動作を第６図を用いて説明する。

まず混成集積回路40を通常モードからファンクション
テストモード或は微少電流測定モードに切り替える場合
には、リセット端子44を介して所定時間以上Lowレベル
の信号を入力した後、その信号をHighレベルに反転する
（T11）。本実施例の動作モード切替回路42では、リセ
ット端子44へのLowレベルの信号入力時間に応じて積分
回路48からの出力信号レベルが変化するが、ここでは積
分回路42からの出力信号レベルがV1以上となるのに必要
な時間Δt1以上Lowレベルの信号を入力する。

するとコンパレータ52aの出力信号はHighレベルからL
owレベルに反転し、Ｄ−FF54がクリアされる。またこれ
によってAND回路70からの出力信号がLowレベルとなるの
で、カウンタ58、64、及びＤ−FF72がクリアされ、比較
器62ではカウンタ58及び64の出力が一致していると判断
されてHighレベルの信号が出力される。

また積分回路48からの出力信号レベルがV1以上となっ
た後、リセット端子44への入力信号が反転される迄の間
は、OR回路74の入力信号レベルは共にLowレベルとなる
ので、OR回路74からはLowレベルのリセット信号が出力
されて、内部の制御回路が初期化される。

また上記のように所定時間以上リセット端子44にLow
レベルの信号を出力した後、入力信号をLowレベルに反
転すると、今度は積分回路48のコンデンサ48bに充電さ
れた電気が抵抗器48aを介してインバータ46側に放電さ
れる。このため積分回路48aの出力端子レベルが低下
し、V3以下となって、各コンパレータ52a、52b、52cの
出力信号がLowレベルに反転する。

次に上記のようにT11で内部を初期化すると、今度
は、Low−High−Low…と、所定周期で連続的に反転する
所定パルス幅のパルス信号を入力する（T12）。このよ
うなパルス信号を入力すると、積分回路48ではコンデン
サ48bに充放電がなされ、その充電時の電圧レベルによ
って、出力信号がLowレベルに反転するコンパレータが
決定されるが、ここでは積分回路48からの出力電圧がV3
以上でV2未満の値となり、コンパレータ52cの出力信号
レベルのみが反転するよう、パルス幅Δt2のパルス信号
を入力する。

このようにT11でリセット端子44にHighレベルの信号
を入力した後、T12で再度Lowレベルの信号が入力される
と、その立ち下がり時点t1でＤ−FF54及び58がコンパレ
ータ52aの出力信号レベル（High）及び比較器62の出力
信号レベル（High）を夫々取り込み、AND回路70からの
出力信号がHighレベルとなる。このためカウンタ58、6
4、及びＤ−FF72のクリアが解除され、カウンタ58及び6
4でのカウントが可能となる。

一方上記パルス信号の入力によって、コンパレータ52
b及び52cからの出力信号を入力とするEXOR60からは所定
周期でHighレベルの信号が出力される。このためEXOR60
からHighレベルの信号が出力されると、その回数がカウ
ンタ58でカウントされ、比較器62に出力される。

またこのときカウンタ64の最上位ビットの出力端子は
Lowレベルとなっているため、カウンタ64にはリセット
端子44への入力信号、即ち上記パルス信号がそのまま入
力され、その入力回数をカウントして比較器62に出力す
る。

したがって上記のようにΔt2のパルス幅で反転するパ
ルス信号を入力した場合には、比較器62への入力信号は
一致し、比較器からは常時Highレベルの信号が出力され
ることとなり、Ｄ−FF68はHighレベルの信号を出力し続
ける。尚このときコンパレータ52aからはHighレベルの
信号が出力されるので、その信号を受けるＤ−FF54もHi
ghレベルの信号を出力し続け、AND回路70からの出力はH
ighレベルとなって、カウンタ58及び64がクリアされる
ことはない。

ここでこのT12では上記のようにカウンタ64の最上位
ビットの出力端子レベルがLowレベルとなっているた
め、Ｄ−FF72からの出力信号はLowレベルとなり、OR回
路74からはリセット端子44への入力信号がそのまま出力
され、その信号がLowレベルとなる度に内部が初期化さ
れる。

またこのT12で入力するパルス信号のLowレベルの時間
が長くなって、積分回路48から出力電圧がV2以上となる
ような場合には、第７図に示す如く、コンデンサ48bへ
の充放電時にEXOR60から２回Highレベルのパルスが出力
され、カウンタ58でのカウント結果とカウンタ64でのカ
ウント結果とが一致しなくなり、比較器62からLowレベ
ルの信号が出力されて、動作モード切替回路42が初期状
態となる。

また逆にパルス信号のLowレベルの時間が短くなっ
て、積分回路48からの出力電圧レベルがV3に達しない場
合には、カウンタ58でカウントされず、上記と同様にカ
ウンタ58でのカウント結果とカウンタ64でのカウント結
果とが一致しなくなり、比較器62からLowレベルの信号
が出力されて、動作モード切替回路42が初期状態とな
る。

次にこのT12で上記パルス信号が所定回数入力される
と、カウンタ64の最上位ビットの出力端子がHighレベル
となって、水晶発振回路76のNOR回路76aのゲートが閉じ
て発振が停止し、Ｔ−FF78がクリアされる。またこのと
きAND回路82及びNOR回路84には上記カウンタ64からHigh
レベルの信号が入力されるので、AND回路82及びNOR回路
84を介してリセット端子44に入力された信号がクロック
信号として入力される。

このためT13に示すように上記パルス信号を所定回以
上入力した後、リセット端子44に検査クロックを入力す
れば、それによって当該混成集積回路40をファンクショ
ンテストモードで動作させ、検査することができる。

尚このとき入力する検査クロックとしては、少なくと
も積分回路48からの出力信号レベルがV3以上にならない
ようにパルス幅を抑える必要がある。

またこのとき水晶発振回路76の発振動作は停止してい
るので、リセット端子44にHighレベルの信号を入力して
検査クロックを入力しなければ、混成集積回路40を微少
電流測定モードとして動作させ、微少電流測定を行なう
ことができる。

次に動作モードをファンクションテストモード或は微
少電流テストモードから通常モードに復帰させるには、
上記T11と同様に、Δt1以上の時間リセット端子44にLow
レベルの信号を入力する（T14）。こうすれば上述した
ように動作モード切替回路42を含む当該混成集積回路40
が初期化され、その後リセット端子44にHighレベルの信
号を入力すれば、水晶発振回路76からの発振出力に基づ
くクロック信号によって、混成集積回路40が通常モード
で動作されるようになる。

このように本実施例の混成集積回路40においても、上
記第１実施例の混成集積回路１と同様、リセット端子へ
の入力信号を切り替えることで、混成集積回路１の動作
モードを、通常モード、ファンクションテストモード、
微少電流測定モードに変更することができ、動作モード
切替用の端子を特別に設ける必要がない。

［発明の効果］ 以上説明したように本発明の混成集積回路では、通常
モードとテストモードとの切り替えを従来集積回路に設
けられるリセット端子を介して行うことができ、しかも
テストモード時の検査クロックをその入力端子を介して
入力することができる。このため従来のようにテストモ
ード設定、或は検査クロック入力用の端子を特別に設け
る必要がなく、２個の端子を削減することができる。

【図面の簡単な説明】

第１図乃至第４図は本発明の第１実施例を表し、第１図
は動作モード切替回路の回路構成図、第２図は通常モー
ド生成回路の回路構成図、第３図はパルス数検出回路の
回路構成図、第４図は動作モード切替回路の動作を説明
するタイムチャート、第５図乃至第７図は本発明の第２
実施例を表し、第５図は動作モード切替回路の回路構成
図、第６図及び第７図は動作モード切替回路の動作を説
明するタイムチャート、第８図及び第９図は従来の混成
集積回路の回路構成を表す回路構成図、である。 １……混成集積回路 ２……動作モード切替回路 ４……水晶発振回路 10……通常モードクリア生成回路 12……第１選択回路 14……入力パルスカウンタ 16……第２選択回路 18……テストモードクリア生成回路 30……クロック数検出回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 洋 刈谷市昭和町１丁目１番地 日本電装株 式会社内 (72)発明者 森田 展功 刈谷市昭和町１丁目１番地 日本電装株 式会社内 (56)参考文献 特開 昭61−124875（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】動作モードとして通常モードとテストモー
   ドとを有し、通常モードのときには内部に備えた発振回
   路からのクロックにより動作し、テストモードのときに
   は外部から入力される検査クロックにより動作する混成
   集積回路であって、 特定の入力端子を介して入力される信号のパルス幅が所
   定値以上であるときクリア信号を発生し、当該集積回路
   を初期化するクリア生成手段と、 該クリア生成手段からクリア信号が出力された後、上記
   入力端子を介して、少なくとも上記クリア信号発生のた
   めのパルス幅より短い周期で反転するパルス信号が所定
   回連続して入力されたとき、当該集積回路をテストモー
   ドに切り替えるための切替信号を発生する切替信号発生
   手段と、 該切替信号発生手段からの切替信号により、上記発振回
   路から出力されるクロックを遮断し、上記入力端子を介
   して入力される検査クロックに切り替えるクロック変更
   手段と、 を備えたことを特徴とする混成集積回路。