JPH01256805A

JPH01256805A - 発振方式自動選択回路

Info

Publication number: JPH01256805A
Application number: JP63086406A
Authority: JP
Inventors: Toshiyuki Kumagai; 熊谷　敏幸; Masayuki Endo; 正之遠藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-04-07
Filing date: 1988-04-07
Publication date: 1989-10-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路の回路構成に関し、特に発振回
路部の回路構成に関する。

〔従来の技術〕

従来、半導体集積回路における発振回路は、第８図に示
す様な外部端子８１及び８２に水晶発振子を接続する方
式の水晶発振器、あるいは第９図に示す様な外部端子９
１及び９２に抵抗器を接続する方式のＣＲ発振器等のう
ち、いずれか一つの発振器で構成されていた。

〔発明が解決しようとする課題〕

上述した従来の発振回路は、その回路の構成上、外部に
接続される素子が当然のことながら限定されてしまう。

これは、その発振回路を含む半導体集積回路全体として
考えた場合、集積回路の使用者がその目的、あるいは用
途によって、水晶発振子を使った比較的高価になりなが
らも発振周波数精度の良好な水晶発振器を選択したり、
発振周波数精度は良好とはいえないが、比較的安価な抵
抗器１本で発振器を構成できるＣＲ発振器を選択したり
という事が、同一機能で発振回路のみが異る複数の種類
の半導体集積回路が用意されていない限り不可能である
ということである。また、逆に上記の様な選択を可能と
するには、同一機能で発振回路のみが異る複数の種類の
半導体集積回路を生産、供給側で用意しなければならず
合理的でないという欠点がある。

〔課題を解決するための手段〕

本発明の発振方式自動選択回路は、発振の為の素子を接
続する入力および出力の外部端子と、２つの外部端子に
水晶発振子を接続する方式の水晶発振器と、２つの外部
端子に抵抗器を接続する方式のＣＲ発振器と、システム
・リセット入力端子と、発振しているかどうかを検出す
る発振検出回路と、この検出回路の出力と前記システム
・リセット入力端子の論理レベルに応じて前記入力およ
び出力外部端子へ前記水晶発振器と前記ＣＲ発振器を選
択的に接続する発振器切換回路を有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例のブロック図、第２図は
そのブロック図を具体的に実現する回路の一例の図であ
る。入力端子２１および出力端子２２へは、発振の為の
素子、即ち、水晶発振子あるいは抵抗器を接続する。

今、システム・リセットおよび以下で説明する信号Ａは
第３図に示す様に、システムリセットは”　Ｈ”レベル
で有効となり“Ｌ″レベル解除、また、信号Ａは第４図
に示す回路によってシステムリセットに同期して”１．
　ＩＴレベルとなり、システムリセットの時間に比較し
て充分短い時間で”　Ｈ”レベルになるものとする。

システムリセット信号の″Ｈ”レベルが入力端子２３へ
与えられるとＯＲゲート２４の出力が“′Ｈ°゛レベル
に固定され、トランスファーゲート２５および２６が導
通、トランスファーゲート２７および２８が非導通とな
り、水晶発振器２つが入力端子２１および出力端子２２
に接続される。

また、信号Ａが入力端子２１０へ与えられることによっ
てｎビットカウンタ２１１がゼロ・クリアされ、最終段
のＱ出力が“Ｌ”ルベル、ぐ出力が“Ｈ′ルベルとなる
。信号Ａが“Ｈ”レベルにもどり次第、ｎビットカウン
タ２１１はφ入力に与えられるクロックをカウントでき
る状態となる。

この状態で入力端子２１および出力端子２２へ外部より
水晶発振子が接続されている事を想定する。発振器は水
晶発振器が選択されている為、普通の発振が起こる。そ
して、その発振振幅が充分に大きな値となると、シュミ
ット回路２１２が反応して方形波を出力する。今、ｎビ
ットカウンタ２１１の最終段のロー出力と端子２３が“
′Ｈ“レベルであるから、シュミット回路２１２の出力
はＡＮＤゲート２１３を通ってｎビットカウンタ２１１
のφ入力へ与えられる。そして発振が起きているわけで
あるから、クロックは継続して与えられて２の（ｎ−１
）乗の数のクロックをカウントした時点で、最終段のＱ
出力が“Ｈ”レベル、Φ−比出力“Ｌ　”レベルとなり
、ＡＮＤゲート２１３の出力が゛Ｌルベルに固定され、
以降、ｎビットカウンタ２１１ヘクロツクは与えられな
くなる。

次に、入力端子２１および出力端子２２へ外部より抵抗
器が接続されている事を想定する。水晶発振回路へ抵抗
器を接続しても発振は起こらないので、雑音によって何
発かのクロックがｎビットカウンタ２１１でカウントさ
れるおそれはあるが、カウンタのビット数ｎを大きくし
ておく事により、最終段のＱ出力がＩｔ　Ｈｆｆレベル
になる事はない。そして最後に、入力端子のレベルがシ
ステム・リセット解除で“Ｌ′″レベルになると同時に
、ＯＲゲート２４の出力が発振の有無によって変化する
。

即ち、発振が得られた場合は、ＯＲゲート２４の出力は
“ＨＩ＋レベルのままとなり、トランスファーゲート２
５および２６が導通、トランスファーゲート２７および
２８が非導通となって、水晶発振器２９が発振が得られ
ない場合は、ＯＲゲート２４の出力は“Ｌパレベルに変
わり、トランスファーゲート２５および２６が非導通、
トランスファーゲート２７および２８が導通となり、Ｃ
Ｒ発振器２１４がそれぞれ選択されて発振が開始する。

尚、入力端子２３とＡＮＤゲート２１３が接続されてい
るのは、ＣＲ発振器が起動する事によって得られるクロ
ックによってｎビットカウンタ２１１のカウントを阻止
する為で、入力端子２３がＩＩ　Ｌ　ＩＩレベルになる
事によってＡＮＤゲート２１３の出力を“Ｌ　”レベル
に固定するものである。

第５図は本発明の第２の実施例の具体的な回路図である
。これは、発振検出回路を第１の実施例から変更したも
のである。

ここで使用する信号は、第６図に示す様にシステム・リ
セットが“Ｈ”で有効、“Ｌ　”で解除。

信号Ｂはシステム・リセットと同時に“Ｈｎとなり、シ
ステム・リセットが解除される直前にＬ　”になるもの
とする。この信号を発生する回路の説明は省略する。

第１の実施例と同様、システム・リセットと同時に水晶
発振器が入力端子５１および出力端子５２に接続され、
発振すればシュミット回路５１１から方形波が得られる
。そしてその方形波と、その方形波をインバータ５１２
およびコンデンサ５１３で構成した遅延回路に入力して
得られる出力を、ＡＮＤゲート５１４に入力する事によ
り、方形波の立上がり毎に短い時間“Ｈ”レベルとなる
パルスがＡＮＤゲート５１４から得られる。

すると、Ｎチャネルトランジスタが、そのパルスが“Ｈ
１１レベルとなる毎に導通となる。そして、Ｎチャネル
トランジスタ５１５の導通抵抗値を比較的大きな値に設
定し、抵抗器５１６の抵抗値をＮチャネルトランジスタ
５１５の導通抵抗値より更に大幅に大きな値に設定する
事により、コンデンサ５１８の充電時間を長く、放電時
間を短くする。これによって、ＡＮＤゲート５１４から
数多くのパルスが出力されると、インバータ５１８の入
力が徐々に“Ｌ　”レベルになっていく。この様子を第
７図に示す、もし、発振していない場合は、ＡＮＤゲー
ト５１４の出力は“Ｌ　１１レベルのまま、あるいは、
雑音によって何発かのパルスが出力される可能性がある
が、インバータ５１８の入力は“ＨＩＴレベルに保持さ
れる。

以上により、入力端子５１および出力端子５２に水晶発
振子が外部より接続されている場合、発振が起きてイン
バータ５１８の出力が“Ｈ”レベルとなる。また、抵抗
器が接続されている場合、発振が起きず、インバータ５
１８の出力が“Ｌ″。

レベルとなる。そして、入力端子５１９から与えられる
信号Ｂによって、インバータ５１８の出力をラッチ５２
０に保持し、最後にシステム・リセット解除と同時に発
振器を選択して水晶発振器が選択されると、そのまま発
振は継続され、またＣＲ発振器が選択されて切換えられ
ると、その時点でＣＲ発振器の発振が開始される。

〔発明の効果〕

以上説明した様に本発明は、単独の半導体集積回路に水
晶発振器とＣＲ発振器の２つの発振器を有し、発振のた
に外部端子に接続された素子、即ち水晶発振子あるいは
抵抗器を自動判定し、その素子に応じた発振器が起動す
る構造にする事により、半導体集積回路の使用者がその
使用目的や用途によって水晶発振子を使い、比較的高価
になりながらも発振周波数精度の良好な水晶発振器を選
択したり、発振周波数精度は良好とはいえないが、比較
的安価な抵抗器体で発振器を構成できるＣＲ発振器を選
択したりということが、単独の半導体集積回路で可能に
なり、また、半導体集積回路を生産する立場で、同一機
能で発振器のみが異る複数の種類の集積回路を用意する
必要が無くなるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図の回路図、第３図は第２図の回路で使用する信号
のタイムチャート、第４図は第３図の信号を発生する回
路の一例の図、第５図は第２の実施例の回路図、第６図
は第５図の回路で使用する信号のタイムチャート、第７
図は第２の実施例の発振検出の動作説明図、第８図およ
び第９図は従来の発振回路の例の図である。１１・・・入力端子、１２・・・出力端子、１３・・・
２つの外部端子に水晶発振子を接続する方式の水晶発振
器、１４・・・２つの外部端子に抵抗器を接続する方式
のＣＲ発振器、３−５・・・発振検出回路、１６・・・
発振器切換回路、１７・・・システムリセット端子、２
１・・・入力端子、２２・・・出力端子、２３・・・入
力端子、２４・・・ＯＲゲート、２５，２６，２７．２
８・・・トランスファーゲート、２つ・・・水晶発振器
、２１０・・・入力端子、２１１・・・ｎビットカウン
タ、２１２・・・シュミット回路、２１３・・・ＡＮＤ
ゲート、２１４・・・ＣＲ発振器、２１５・・・インバ
ータ、５１・・・入力端子、５２・・・出力端子、５３
・・・入力端子、５４・・・ＯＲゲート、５５，５６，
５７．５８・・・トランスファーゲート、５つ・・・水
晶発振器、５１０・・・ＣＲ発振器、５１１・・・シュ
ミット回路、５１２・・・インバータ、５１３・・・コ
ンデンサ、５１４・・・ＡＮＤゲート、５１５・・・Ｎ
チャネルトランジスタ、５１６・・・抵抗器、５１７・
・・コンデンサ、５１８・・・インバータ、５１９・・
・入力端子、５２０・・・ラッチ、５２１・・・インバ
ータ。

Claims

【特許請求の範囲】

　入力および出力の２つの外部端子と、２つの外部端子
に水晶発振子を接続する方式の水晶発振器と、２つの外
部端子に抵抗器を接続する方式のＣＲ発振器と、システ
ム・リセット入力端子と、発振検出回路と、該検出回路
の出力と前記システム・リセット入力端子の論理レベル
に応じて先の二種類の発振器を選択的に外部端子へ接続
する発振器切換回路を有する事を特徴とする発振方式自
動選択回路。