JPH0795090B2 - 半導体集積回路のテストモード設定回路 - Google Patents
半導体集積回路のテストモード設定回路Info
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- JPH0795090B2 JPH0795090B2 JP2339315A JP33931590A JPH0795090B2 JP H0795090 B2 JPH0795090 B2 JP H0795090B2 JP 2339315 A JP2339315 A JP 2339315A JP 33931590 A JP33931590 A JP 33931590A JP H0795090 B2 JPH0795090 B2 JP H0795090B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、論理回路などを含む半導体集積回路の性能テ
ストを行うため、回路内をテストモードに設定する半導
体集積回路のテストモード設定回路に関する。
ストを行うため、回路内をテストモードに設定する半導
体集積回路のテストモード設定回路に関する。
［従来の技術］ 半導体集積回路の製造工程の最終段階において、製造さ
れた半導体集積回路の内部論理回路などの性能の点検を
行う必要がある。このような点検においては、その半導
体集積回路の通常の動作を全て行わせて点検すると長時
間を要し、製造の迅速化という要請に反することとな
る。特に、半導体集積回路がタイマなどの機能を有する
場合には、その通常の動作を行わせて点検をすると極め
て長時間を要する作業となる。
れた半導体集積回路の内部論理回路などの性能の点検を
行う必要がある。このような点検においては、その半導
体集積回路の通常の動作を全て行わせて点検すると長時
間を要し、製造の迅速化という要請に反することとな
る。特に、半導体集積回路がタイマなどの機能を有する
場合には、その通常の動作を行わせて点検をすると極め
て長時間を要する作業となる。
そこで、従来から半導体集積回路内にテストモード設定
回路を設け、このテストモード設定回路を外部からの信
号により制御し、回路の動作が適正に行われるか否かを
迅速に点検するためのテストモード信号を発生させるよ
うにしている。すなわち、テストモード信号を内部論理
回路などに入力させ、その応答状態から正常／異常の判
定や異常部分の探求を行うものであり、今日の複雑な半
導体集積回路の大量生産の工程において、必須の回路と
なっている。
回路を設け、このテストモード設定回路を外部からの信
号により制御し、回路の動作が適正に行われるか否かを
迅速に点検するためのテストモード信号を発生させるよ
うにしている。すなわち、テストモード信号を内部論理
回路などに入力させ、その応答状態から正常／異常の判
定や異常部分の探求を行うものであり、今日の複雑な半
導体集積回路の大量生産の工程において、必須の回路と
なっている。
第２図は、半導体集積回路に設けられる従来のテストモ
ード設定回路の例を示している。
ード設定回路の例を示している。
この従来例では、半導体集積回路の２つの入力端子10及
び12を用いて回路構成を行っている。すなわち、入力端
子10及び12には、論理１レベル信号と論理０レベル信号
の中間電位である中点電位検出回路14及び16がそれぞれ
接続されている。各中点電位検出回路14と16は、それぞ
れ共通の回路構成とされており、入力端子10と12にはそ
れぞれ高レベルしきい値インバータ18及び低レベルしき
い値インバータ20が接続されている。そして、各高レベ
ルしきい値インバータ18と低レベルしきい値インバータ
20にはそれぞれインバータ22及び24が接続され、さらに
EX−OR回路26（入力端子12側はEX−OR回路28）の入力端
子にそれぞれ接続されている。高レベルしきい値インバ
ータ18は、論理１レベルと論理０レベルとの中間である
中点電位（1/2V）と論理１レベルとの間にしきい値レベ
ルを設定している。
び12を用いて回路構成を行っている。すなわち、入力端
子10及び12には、論理１レベル信号と論理０レベル信号
の中間電位である中点電位検出回路14及び16がそれぞれ
接続されている。各中点電位検出回路14と16は、それぞ
れ共通の回路構成とされており、入力端子10と12にはそ
れぞれ高レベルしきい値インバータ18及び低レベルしき
い値インバータ20が接続されている。そして、各高レベ
ルしきい値インバータ18と低レベルしきい値インバータ
20にはそれぞれインバータ22及び24が接続され、さらに
EX−OR回路26（入力端子12側はEX−OR回路28）の入力端
子にそれぞれ接続されている。高レベルしきい値インバ
ータ18は、論理１レベルと論理０レベルとの中間である
中点電位（1/2V）と論理１レベルとの間にしきい値レベ
ルを設定している。
第３図（Ａ）はインバータ18の入力電圧と出力論理レベ
ルとの関係を示しており、しきい値レベルS1を越える入
力電圧の場合にのみ論理０レベルの出力を行うものであ
る。
ルとの関係を示しており、しきい値レベルS1を越える入
力電圧の場合にのみ論理０レベルの出力を行うものであ
る。
また、低レベルしきい値インバータ20は、論理０レベル
と中点電位（1/2V）との間にしきい値レベルを設定して
いる。同図（Ｂ）はインバータ20の入力電圧と出力論理
レベルとの関係を示しており、図示のようにしきい値レ
ベルS2以下の入力電圧の場合にのみ論理１レベルの出力
を行うものである。
と中点電位（1/2V）との間にしきい値レベルを設定して
いる。同図（Ｂ）はインバータ20の入力電圧と出力論理
レベルとの関係を示しており、図示のようにしきい値レ
ベルS2以下の入力電圧の場合にのみ論理１レベルの出力
を行うものである。
従って、入力端子10及び12に中点電位ではない論理１レ
ベルまたは論理０レベルが入力された場合、それぞれの
中点電位検出回路14及び16のEX−OR回路26及び28の入力
端子にはそれぞれ共通の論理１レベルまたは論理０レベ
ルの入力がなされる。
ベルまたは論理０レベルが入力された場合、それぞれの
中点電位検出回路14及び16のEX−OR回路26及び28の入力
端子にはそれぞれ共通の論理１レベルまたは論理０レベ
ルの入力がなされる。
一方、入力端子10及び12に中点電位が入力されると、高
レベルしきい値インバータ18及び低レベルしきい値イン
バータ20の出力は双方異なった論理レベルとなり、それ
ぞれのEX−OR回路26及び28の出力はそれぞれ論理１レベ
ルとなる。すなわち、入力端子10及び12に同時に中点レ
ベルが入力された場合にのみEX−OR回路26及び28から論
理１レベル信号が出力されることとなる。
レベルしきい値インバータ18及び低レベルしきい値イン
バータ20の出力は双方異なった論理レベルとなり、それ
ぞれのEX−OR回路26及び28の出力はそれぞれ論理１レベ
ルとなる。すなわち、入力端子10及び12に同時に中点レ
ベルが入力された場合にのみEX−OR回路26及び28から論
理１レベル信号が出力されることとなる。
EX−OR回路26及び28の出力側はAND回路30に接続され、
さらにAND回路30の出力側はラッチ回路32に接続されて
いる。ラッチ回路32は、NOR回路34及び36とから構成さ
れており、AND回路30からの論理１レベル信号の入力を
受けると、NOR回路36の出力が論理１レベル（テストモ
ード設定信号）となり、リセット端子38にリセット信号
が入力されるまでこの状態を維持する。
さらにAND回路30の出力側はラッチ回路32に接続されて
いる。ラッチ回路32は、NOR回路34及び36とから構成さ
れており、AND回路30からの論理１レベル信号の入力を
受けると、NOR回路36の出力が論理１レベル（テストモ
ード設定信号）となり、リセット端子38にリセット信号
が入力されるまでこの状態を維持する。
上記従来のテストモード設定回路では、入力端子10また
は12に通常の動作時における論理レベルである論理１レ
ベルまたは論理０レベルが入力されている時には、AND
回路30からは論理０レベル信号が出力され、テストモー
ドに設定されることがない。従って、入力端子10及び12
に入力された信号は、それぞれインバータ40及び42を介
して通常の信号として入力される。
は12に通常の動作時における論理レベルである論理１レ
ベルまたは論理０レベルが入力されている時には、AND
回路30からは論理０レベル信号が出力され、テストモー
ドに設定されることがない。従って、入力端子10及び12
に入力された信号は、それぞれインバータ40及び42を介
して通常の信号として入力される。
そして、入力端子10及び12に同時に中点電位が入力され
た場合、AND回路30から論理１レベルの信号が出力さ
れ、ラッチ回路32からテストモード設定信号である論理
１レベル信号が出力される。従って、テストモードに設
定された後は、入力端子10及び12をテストのための通常
の論理機能の設定端子として機能させるように用いるこ
とが可能であり、テストモード設定用の端子を特別に設
ける必要がないという利点がある。
た場合、AND回路30から論理１レベルの信号が出力さ
れ、ラッチ回路32からテストモード設定信号である論理
１レベル信号が出力される。従って、テストモードに設
定された後は、入力端子10及び12をテストのための通常
の論理機能の設定端子として機能させるように用いるこ
とが可能であり、テストモード設定用の端子を特別に設
ける必要がないという利点がある。
［発明が解決しようとする課題］ しかしながら、上記従来の半導体集積回路のテストモー
ド設定回路では、ラッチ回路32が用いられているので、
誤って入力端子10及び12に中点電位が入力された場合、
例えば入力端子10及び12が同時に論理１レベルから論理
０レベルへまたは論理０レベルから論理１レベルへ切り
換わる場合に、その途中で共に中点電位となったような
場合に回路がテストモードに設定されてしまうというお
それがある。そして、入力端子10及び12の中点電位が解
放されてもテストモードから復帰しないため、通常動作
時においてこの半導体集積回路が適正に作動しないおそ
れが生ずるという問題があった。
ド設定回路では、ラッチ回路32が用いられているので、
誤って入力端子10及び12に中点電位が入力された場合、
例えば入力端子10及び12が同時に論理１レベルから論理
０レベルへまたは論理０レベルから論理１レベルへ切り
換わる場合に、その途中で共に中点電位となったような
場合に回路がテストモードに設定されてしまうというお
それがある。そして、入力端子10及び12の中点電位が解
放されてもテストモードから復帰しないため、通常動作
時においてこの半導体集積回路が適正に作動しないおそ
れが生ずるという問題があった。
なお、ラッチ回路を設けなければ、上述のような欠点は
生じないが、入力端子をテスト中中点電位に維持しなけ
ればならず、この入力端子を所定のレベルに設定したテ
ストを行うことができないという問題点があった。
生じないが、入力端子をテスト中中点電位に維持しなけ
ればならず、この入力端子を所定のレベルに設定したテ
ストを行うことができないという問題点があった。
発明の目的 本発明は上記問題点を解決することを課題としてなされ
たものであり、その目的は中点電位検出回路の接続され
た入力端子に誤って中点電位が入力された場合でも直ち
にテストモードに設定される恐れがなく、かつ中点電位
を維持している入力端子の論理機能を内部的に設定して
使用することのできる半導体集積回路のテストモード設
定回路を提供することにある。
たものであり、その目的は中点電位検出回路の接続され
た入力端子に誤って中点電位が入力された場合でも直ち
にテストモードに設定される恐れがなく、かつ中点電位
を維持している入力端子の論理機能を内部的に設定して
使用することのできる半導体集積回路のテストモード設
定回路を提供することにある。
［課題を解決するための手段］ 上記目的を達成するため、本発明に係る半導体集積回路
のテストモード設定回路は、外部からの信号に基づき半
導体集積回路をテストモードに設定するため、半導体集
積回路内に設けられるテストモード設定回路において、 半導体集積回路の入力端子に接続され論理１レベル信号
と論理０レベル信号の中間電位である中点電位の入力を
検出する中点電位検出回路と、 該中点電位検出回路からの中点電位検出信号が入力され
ることによって作動状態となり、パルス信号の入力に対
応し所定のカウントを行うカウンタ回路と、 該カウンタ回路からのカウント信号に基づき半導体集積
回路をテストモードに設定すると共に、前記カウント信
号に対応して前記中点電位検出回路の接続された入力端
子の論理機能の設定を行うテストモード判定指示回路
と、 を含むことを特徴とする。
のテストモード設定回路は、外部からの信号に基づき半
導体集積回路をテストモードに設定するため、半導体集
積回路内に設けられるテストモード設定回路において、 半導体集積回路の入力端子に接続され論理１レベル信号
と論理０レベル信号の中間電位である中点電位の入力を
検出する中点電位検出回路と、 該中点電位検出回路からの中点電位検出信号が入力され
ることによって作動状態となり、パルス信号の入力に対
応し所定のカウントを行うカウンタ回路と、 該カウンタ回路からのカウント信号に基づき半導体集積
回路をテストモードに設定すると共に、前記カウント信
号に対応して前記中点電位検出回路の接続された入力端
子の論理機能の設定を行うテストモード判定指示回路
と、 を含むことを特徴とする。
［作用］ 上記構成の半導体集積回路のテストモード設定回路によ
れば、従来のテストモード設定回路と同様に半導体集積
回路の入力端子に中点電位を入力することによってテス
トモード設定の初期動作が行われる。
れば、従来のテストモード設定回路と同様に半導体集積
回路の入力端子に中点電位を入力することによってテス
トモード設定の初期動作が行われる。
しかしながら、本発明では、中点電位検出回路が中点電
位を検出した後、さらにこの中点電位検出信号に基づい
て作動状態となるカウンタ回路の動作が行われることに
よって初めてテストモードが設定されるようにしてい
る。
位を検出した後、さらにこの中点電位検出信号に基づい
て作動状態となるカウンタ回路の動作が行われることに
よって初めてテストモードが設定されるようにしてい
る。
従って、通常の動作中において入力端子に中点電位が入
力された場合においても誤ってテストモードが設定され
るおそれがない。
力された場合においても誤ってテストモードが設定され
るおそれがない。
また、カウンタ回路に入力されたパルス信号に基づきカ
ウンタ回路は所定のカウント信号を出力するが、テスト
モード判定指示回路は、このカウント信号に基づき半導
体集積回路をテストモードに設定する。更に、テストモ
ード判定指示回路は、テストモードの設定と共に中点電
位検出回路の接続された入力端子の回路内における論理
機能の設定を行うことができる。
ウンタ回路は所定のカウント信号を出力するが、テスト
モード判定指示回路は、このカウント信号に基づき半導
体集積回路をテストモードに設定する。更に、テストモ
ード判定指示回路は、テストモードの設定と共に中点電
位検出回路の接続された入力端子の回路内における論理
機能の設定を行うことができる。
従って、上記従来のようにラッチ回路を用いていないこ
とから、テストモード設定状態を維持するため、中点電
位入力端子は、その中点電位入力状態を維持した状態と
する必要があるが、この場合でもテストモード判定指示
回路によってその中点電位入力端子の回路内における論
理機能を設定を行うことができる。
とから、テストモード設定状態を維持するため、中点電
位入力端子は、その中点電位入力状態を維持した状態と
する必要があるが、この場合でもテストモード判定指示
回路によってその中点電位入力端子の回路内における論
理機能を設定を行うことができる。
このように、中点電位の入力だけでなくカウンタ回路へ
のパルス信号の入力によって初めてテストモードが設定
されるので、入力端子への誤った中点電位入力によって
直ちにテストモードが設定され、その状態が維持されて
しまうというおそれがない。
のパルス信号の入力によって初めてテストモードが設定
されるので、入力端子への誤った中点電位入力によって
直ちにテストモードが設定され、その状態が維持されて
しまうというおそれがない。
また、中点電位状態を維持した入力端子の論理機能の設
定も内部的に行うことができるので、テストモード用の
入力端子を別途設けておく必要もない。
定も内部的に行うことができるので、テストモード用の
入力端子を別途設けておく必要もない。
［実施例］ 以下、図面に基づいて本発明に係る半導体集積回路のテ
ストモード設定回路の実施例について説明する。
ストモード設定回路の実施例について説明する。
上記第２図の従来の設定回路と同様の要素には同一の符
号を付している。
号を付している。
図において、入力端子10及び12から中点電位検出回路14
及び16更にEX−OR回路26及び28までの接続構成について
は従来と同様である。そして、EX−OR回路26及び28は、
NAND回路50に接続されている。
及び16更にEX−OR回路26及び28までの接続構成について
は従来と同様である。そして、EX−OR回路26及び28は、
NAND回路50に接続されている。
NAND回路50の出力側は、カウンタ回路52を構成する３つ
のフリップフロップ54,56及び58のリセット端子に接続
されている。このカウンタ回路52の入力側は、インバー
タ60及び62を介して入力端子64に接続されている。
のフリップフロップ54,56及び58のリセット端子に接続
されている。このカウンタ回路52の入力側は、インバー
タ60及び62を介して入力端子64に接続されている。
次に、カウンタ回路52の出力側には、テストモード判定
指示回路の構成部であり、カウンタ回路52からのカウン
ト信号に基づき、テストモードの判定を行うテストモー
ド判定回路66が接続されている。このテストモード判定
回路66は、５つのNOR回路68,70,72,74及び76にて構成さ
れており、その入力側は、カウンタ回路52の側、すなわ
ち各フリップフロップ54,56及び58のＱ出力及びQB出力
に適宜接続されている。すなわち、３つのフリップフロ
ップ54,56及び58にて３ビットのカウンタを構成するカ
ウンタ回路52からのカウント信号を受けそのカウント信
号に対応したテストモードを判定できるようにしてい
る。
指示回路の構成部であり、カウンタ回路52からのカウン
ト信号に基づき、テストモードの判定を行うテストモー
ド判定回路66が接続されている。このテストモード判定
回路66は、５つのNOR回路68,70,72,74及び76にて構成さ
れており、その入力側は、カウンタ回路52の側、すなわ
ち各フリップフロップ54,56及び58のＱ出力及びQB出力
に適宜接続されている。すなわち、３つのフリップフロ
ップ54,56及び58にて３ビットのカウンタを構成するカ
ウンタ回路52からのカウント信号を受けそのカウント信
号に対応したテストモードを判定できるようにしてい
る。
テストモード判定回路66の各NOR回路68〜76の出力側
は、同じくテストモード判定指示回路の構成部であるNO
R回路78の入力側に接続されている。また、テストモー
ド判定回路66のNOR回路76の出力端子は、同じくテスト
モード判定指示回路を構成するNOR回路80及び82の一方
の入力端子に接続されている。そして、NOR回路74の出
力端子はNOR回路80の他方の入力端子に接続され、NOR回
路72の出力端子はNOR回路82の他方の入力端子にそれぞ
れ接続されている。なお、NOR回路68の出力端子は、テ
ストモード設定信号ラインL1に接続されている。
は、同じくテストモード判定指示回路の構成部であるNO
R回路78の入力側に接続されている。また、テストモー
ド判定回路66のNOR回路76の出力端子は、同じくテスト
モード判定指示回路を構成するNOR回路80及び82の一方
の入力端子に接続されている。そして、NOR回路74の出
力端子はNOR回路80の他方の入力端子に接続され、NOR回
路72の出力端子はNOR回路82の他方の入力端子にそれぞ
れ接続されている。なお、NOR回路68の出力端子は、テ
ストモード設定信号ラインL1に接続されている。
次に、NOR回路78の出力端子は、ゲートG1,G2,G3及びG4
にそれぞれ接続されている。ゲートG1及びゲートG2は、
入力端子10及び12からの信号の遮断と開放を行うように
接続されている。また、ゲートG3及びG4は、テストモー
ド判定回路66の出力側に接続されているNOR回路80及び8
2の出力信号の遮断及び開放を行うようにそれぞれ接続
されている。各ゲートG1及びG4とG2及びG3のスルーライ
ン上には、それぞれインバータ84,86及び88,90を介して
それぞれ出力ｂ及び出力ｃとして内部回路に信号の供給
を行うように接続されている。
にそれぞれ接続されている。ゲートG1及びゲートG2は、
入力端子10及び12からの信号の遮断と開放を行うように
接続されている。また、ゲートG3及びG4は、テストモー
ド判定回路66の出力側に接続されているNOR回路80及び8
2の出力信号の遮断及び開放を行うようにそれぞれ接続
されている。各ゲートG1及びG4とG2及びG3のスルーライ
ン上には、それぞれインバータ84,86及び88,90を介して
それぞれ出力ｂ及び出力ｃとして内部回路に信号の供給
を行うように接続されている。
次に、上記実施例の動作について説明する。
まず、入力端子10及び12に通常動作時において論理１レ
ベルまたは論理０レベルの信号が入力されているときに
おいては、NAND回路50の出力は、論理１レベルの信号が
出力されており、カウンタ回路52の各フリップフロップ
54,56及び58は、非作動状態が保たれている。そして、
入力端子10及び12にテストモードを設定するため中点電
位信号が入力されると、EX−OR回路26及び28からはそれ
ぞれ論理１レベル信号が出力され、NAND回路50の出力
は、論理０レベルとなる。これによって、上記フリップ
フロップ54,56及び58のリセットが解除されカウンタ回
路52は作動状態となる。
ベルまたは論理０レベルの信号が入力されているときに
おいては、NAND回路50の出力は、論理１レベルの信号が
出力されており、カウンタ回路52の各フリップフロップ
54,56及び58は、非作動状態が保たれている。そして、
入力端子10及び12にテストモードを設定するため中点電
位信号が入力されると、EX−OR回路26及び28からはそれ
ぞれ論理１レベル信号が出力され、NAND回路50の出力
は、論理０レベルとなる。これによって、上記フリップ
フロップ54,56及び58のリセットが解除されカウンタ回
路52は作動状態となる。
ここで入力端子64から所定のパルス信号が入力される。
このパルス信号は、種々のテストモードを設定するため
のパルス信号であり、パルス数によって所定のモードを
設定するようにしている。カウンタ回路52は、このパル
ス信号を受け、それをカウントし、そのカウントに基づ
いた信号をテストモード判定回路66へ出力している。本
実施例では、カウンタ回路52は３ビットのカウンタを構
成しているので、「000」の場合を除き７までのカウン
トが可能である。
このパルス信号は、種々のテストモードを設定するため
のパルス信号であり、パルス数によって所定のモードを
設定するようにしている。カウンタ回路52は、このパル
ス信号を受け、それをカウントし、そのカウントに基づ
いた信号をテストモード判定回路66へ出力している。本
実施例では、カウンタ回路52は３ビットのカウンタを構
成しているので、「000」の場合を除き７までのカウン
トが可能である。
例えば、NAND回路50からの出力がテストモードでない通
常の論理１レベルの状態の場合には、カウンタ回路52の
各フリップフロップのＱ出力は、全て論理０レベルであ
りQB出力はすべて論理０レベルとなる。またテストモー
ド判定回路66の出力も全て論理０レベルであるので、NO
R回路78の出力は、論理１レベルとなっている。そし
て、このNOR回路78の出力はゲートG1及びゲートG2の入
力端子に送られ、またインバータ92を介してゲートG1及
びゲートG2の相補入力端子に送られているので、各ゲー
トG1及びG2には論理０レベル信号が入力され、導通状態
となっている。従って、入力端子10及び12からの通常の
論理機能信号が出力ｂ及び出力ｃ側に送られることとな
る。
常の論理１レベルの状態の場合には、カウンタ回路52の
各フリップフロップのＱ出力は、全て論理０レベルであ
りQB出力はすべて論理０レベルとなる。またテストモー
ド判定回路66の出力も全て論理０レベルであるので、NO
R回路78の出力は、論理１レベルとなっている。そし
て、このNOR回路78の出力はゲートG1及びゲートG2の入
力端子に送られ、またインバータ92を介してゲートG1及
びゲートG2の相補入力端子に送られているので、各ゲー
トG1及びG2には論理０レベル信号が入力され、導通状態
となっている。従って、入力端子10及び12からの通常の
論理機能信号が出力ｂ及び出力ｃ側に送られることとな
る。
また、テストモード設定のため、所定のカウント信号が
入力されると、テストモード判定回路66のいずれかの出
力は、論理１レベルとなるので、NOR回路78の出力は論
理０レベルとなる。従って、この信号がゲートG1及びゲ
ートG2に送られるので、それらのゲートG1,G2は遮断さ
れた状態となる。これにより、入力端子10及び12からの
信号は遮断された状態となる。
入力されると、テストモード判定回路66のいずれかの出
力は、論理１レベルとなるので、NOR回路78の出力は論
理０レベルとなる。従って、この信号がゲートG1及びゲ
ートG2に送られるので、それらのゲートG1,G2は遮断さ
れた状態となる。これにより、入力端子10及び12からの
信号は遮断された状態となる。
なお、インバータ92の出力はテストモードラインL2にも
供給され、すなわち論理１レベル信号が供給され、テス
トモード設定状態が指示される。
供給され、すなわち論理１レベル信号が供給され、テス
トモード設定状態が指示される。
一方、インバータ92の出力はゲートG3及びG4の入力端子
へも供給される、このテストモード設定状態（NOR回路7
8の出力が論理１レベルの場合）においては、ゲートG3
及びG4は導通状態となっており、出力ｂ及び出力ｃは、
それぞれNOR回路82及びNOR回路80からの出力の論理レベ
ルによって論理機能が設定される。
へも供給される、このテストモード設定状態（NOR回路7
8の出力が論理１レベルの場合）においては、ゲートG3
及びG4は導通状態となっており、出力ｂ及び出力ｃは、
それぞれNOR回路82及びNOR回路80からの出力の論理レベ
ルによって論理機能が設定される。
例えば、NOR回路80の入力であるNOR回路76の出力が論理
０レベルで、同じくNOR回路74の出力が論理０レベルの
場合、NOR回路80の出力は論理１レベルとなり、出力ｃ
から論理１レベルの信号が送り出される。また、NOR回
路74及び76の出力が共に論理１レベルの場合あるいは一
方が論理１レベルで他方が論理０レベルの場合には、NO
R回路80の出力は論理０レベルとなり、論理０レベル信
号が出力ｃから送り出される。
０レベルで、同じくNOR回路74の出力が論理０レベルの
場合、NOR回路80の出力は論理１レベルとなり、出力ｃ
から論理１レベルの信号が送り出される。また、NOR回
路74及び76の出力が共に論理１レベルの場合あるいは一
方が論理１レベルで他方が論理０レベルの場合には、NO
R回路80の出力は論理０レベルとなり、論理０レベル信
号が出力ｃから送り出される。
このように、テストモード判定回路66のNOR回路70〜76
の出力信号によってNOR回路80及び82の出力が決定さ
れ、中点電位で維持されている入力端子10及び12の回路
内部における論理機能がNOR回路80及び82の出力によっ
て決定されることとなっている。
の出力信号によってNOR回路80及び82の出力が決定さ
れ、中点電位で維持されている入力端子10及び12の回路
内部における論理機能がNOR回路80及び82の出力によっ
て決定されることとなっている。
従って、テストモード設定時において、入力端子10及び
12の入力電位は中点電位に設定されているが、カウンタ
回路52に入力されるパルスに基づき、所定のテストモー
ドが設定されるとそのモードに対応してNOR回路80、82
からの出力がなされ、それが出力ｂ及び出力ｃとなるの
で、入力端子10及び12を通常動作のための入力端子とし
て事実上機能させている状態を得ることができる。
12の入力電位は中点電位に設定されているが、カウンタ
回路52に入力されるパルスに基づき、所定のテストモー
ドが設定されるとそのモードに対応してNOR回路80、82
からの出力がなされ、それが出力ｂ及び出力ｃとなるの
で、入力端子10及び12を通常動作のための入力端子とし
て事実上機能させている状態を得ることができる。
すなわち、この例においては、NOR回路76〜68の出力に
応じて出力b,cが次のように設定される。NOR回路76の出
力が１のとき「0,0」、NOR回路74が１のとき「1,0」、N
OR回路72が１のとき「0,1」、NOR回路70又は68が１のと
き「1,1」となる。
応じて出力b,cが次のように設定される。NOR回路76の出
力が１のとき「0,0」、NOR回路74が１のとき「1,0」、N
OR回路72が１のとき「0,1」、NOR回路70又は68が１のと
き「1,1」となる。
また、入力端子64についてもパルス入力を行った後、論
理１レベルまたは論理０レベルに設定しておくことによ
り通常の論理機能設定を行うことが可能である。この場
合、その論理レベル信号がインバータ94及び96を介して
通常の回路に供給される。
理１レベルまたは論理０レベルに設定しておくことによ
り通常の論理機能設定を行うことが可能である。この場
合、その論理レベル信号がインバータ94及び96を介して
通常の回路に供給される。
以上説明したように、本実施例によければ、中点電位が
検出されることによって作動状態となるカウンタ回路52
に所定の数のパルス信号を入力させることにより、種々
のテストモードを設定することができる。また、この時
中点電位状態が保たれている入力端子の回路内部への接
続ラインに上記設定されたモードに対応する論理レベル
信号を送ることができ、中点電位検出に用いられている
入力端子の機能の点検を行うことが可能である。
検出されることによって作動状態となるカウンタ回路52
に所定の数のパルス信号を入力させることにより、種々
のテストモードを設定することができる。また、この時
中点電位状態が保たれている入力端子の回路内部への接
続ラインに上記設定されたモードに対応する論理レベル
信号を送ることができ、中点電位検出に用いられている
入力端子の機能の点検を行うことが可能である。
［発明の効果］ 以上説明したように、本発明に係る半導体集積回路のテ
ストモード設定回路によれば、中点電位入力端子に誤っ
て中点電位が入力された場合でもカウンタ回路に所定の
信号が入力されるまで、テストモードの設定がなされな
いので、誤動作によるテストモード設定及びその維持が
なされることを有効に防止することができる。
ストモード設定回路によれば、中点電位入力端子に誤っ
て中点電位が入力された場合でもカウンタ回路に所定の
信号が入力されるまで、テストモードの設定がなされな
いので、誤動作によるテストモード設定及びその維持が
なされることを有効に防止することができる。
また、中点電位入力端子の中点電位状態において、その
出力ランイに所定の論理レベル信号を種々のテストモー
ド毎に供給することができ、テストモード設定時におい
ても入力端子の論理設定機能を損ねることがない。
出力ランイに所定の論理レベル信号を種々のテストモー
ド毎に供給することができ、テストモード設定時におい
ても入力端子の論理設定機能を損ねることがない。
これにより、テストモード設定回路を設けたことによる
半導体集積回路の誤動作を有効に防止することができ、
かつテストモード設定のための入力端子の増加も防止す
ることができる。
半導体集積回路の誤動作を有効に防止することができ、
かつテストモード設定のための入力端子の増加も防止す
ることができる。
第１図は本発明の実施例の全体構成を示す回路図、 第２図は従来のテストモード設定回路の一例を示す回路
図、 第３図は中点電位検出回路の動作説明図である。 10,12,64……入力端子 14,16……中点電位検出回路 26,28……EX−OR回路 50……NAND回路 52……カウンタ回路 66……テストモード判定回路 78,80,82……NOR回路 G1〜G4……ゲート
図、 第３図は中点電位検出回路の動作説明図である。 10,12,64……入力端子 14,16……中点電位検出回路 26,28……EX−OR回路 50……NAND回路 52……カウンタ回路 66……テストモード判定回路 78,80,82……NOR回路 G1〜G4……ゲート
Claims (1)
- 【請求項１】外部からの信号に基づき半導体集積回路を
テストモードに設定するため、半導体集積回路内に設け
られるテストモード設定回路において、 半導体集積回路の入力端子に接続され論理１レベル信号
と論理０レベル信号の中間電位である中点電位の入力を
検出する中点電位検出回路と、 該中点電位検出回路からの中点電位検出信号が入力され
ることによって作動状態となり、パルス信号の入力に対
応し所定のカウントを行うカウンタ回路と、 該カウンタ回路からのカウント信号に基づき半導体集積
回路をテストモードに設定すると共に、前記カウント信
号に対応して前記中点電位検出回路の接続された入力端
子の論理機能の設定を行うテストモード判定指示回路
と、 を含むことを特徴とする半導体集積回路のテストモード
設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339315A JPH0795090B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路のテストモード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339315A JPH0795090B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路のテストモード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04204393A JPH04204393A (ja) | 1992-07-24 |
| JPH0795090B2 true JPH0795090B2 (ja) | 1995-10-11 |
Family
ID=18326295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2339315A Expired - Fee Related JPH0795090B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路のテストモード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795090B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5391955B2 (ja) * | 2009-09-15 | 2014-01-15 | 株式会社リコー | 半導体装置 |
| JP2012112788A (ja) * | 2010-11-24 | 2012-06-14 | Seiko Instruments Inc | テストモード設定回路 |
-
1990
- 1990-11-30 JP JP2339315A patent/JPH0795090B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04204393A (ja) | 1992-07-24 |
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