JPH04204393A - 半導体集積回路のテストモード設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、論理回路などを含む半導体集積回路の性能テ
ストを行うため、回路内をテストモードに設定する半導
体集積回路のテストモード設定回路に関する。

［従来の技術］ 半導体集積回路の製造工程の最終段階において、製造さ
れた半導体集積回路の内部論理回路などの性能の点検を
行う必要がある。このような点検においては、その半導
体集積回路の通常の動作を全て行わせて点検すると長時
間を要し、製造の迅速化という要請に反することとなる
。特に、半導体集積回路がタイマなどの機能を有する場
合には、その通常の動作を行わせて点検をすると極めて
長時間を要する作業となる。

そこで、従来から半導体集積回路内にテストモード設定
回路を設け、このテストモード設定回路を外部からの信
号により制御し、回路の動作か適正に行われるか否かを
迅速に点検するためのテストモード信号を発生させるよ
うにしている。すなわち、テストモード信号を内部論理
回路などに入力させ、その応答状態から正常／異常の判
定や異常部分の探求を行うものであり、今日の複雑な半
導体集積回路の大量生産の工程において、必須の回路と
なっている。

第２図は、半導体集積回路に設けられる従来のテストモ
ード設定回路の例を示している。

この従来例では、半導体集積回路の２つの入力端子１０
及び１２を用いて回路構成を行っている。

すなわち、入力端子１０及び１２には、論理１レベル信
号と論理０レベル信号の中間電位である中点電位検８回
路１４及び１６がそれぞれ接続されている。各中点電位
検出回路１４と１６は、それぞれ共通の回路構成とされ
ており、入力端子１０と１２にはそれぞれ高レベルしき
い値インバータ１８及び低レベルしきい値インバータ２
０が接続されている。そして、各高レベルしきい値イン
バータ１８と低レベルしきい値インバータ２０にはそれ
ぞれインバータ２２及び２４が接続され、さラニＥ　Ｘ
　−ＯＲ回路２６（入力端子１２側はＥＸ−ＯＲ回路２
８）の入力端子にそれぞれ接続されている。高レベルし
きい値インバータ１８は、論理１レベルと論理０レベル
との中間である中点電位（１／２Ｖ）と論理１レベルと
の間にしきい値、レベルを設定している。

第３図（Ａ）はインバータ１８の入力電圧と出力論理レ
ベルとの関係を示しており、しきい値レベルＳ１を越え
る入力電圧の場合にのみ論理Ｏレベルの出力を行うもの
である。

また、低レベルしきい値インバータ２０は、論理０レベ
ルと中点電位（１／２Ｖ）との間にしきい値レベルを設
定している。同図（Ｂ）はインバータ２０の入力電圧と
出力論理レベルとの関係を示しており、図示のようにし
きい値レベル８２以下の入力電圧の場合にのみ論理１レ
ベルの出力を行うものである。

従って、入力端子１０及び１２に中点電位ではない論理
１レベルまたは論理０レベルか入力された場合、それぞ
れの中点電位検出回路１４及び１６のＥＸ−ＯＲ回路２
６及び２８の入力端子にはそれぞれ共通の論理１レベル
または論理○レベルの入力がなされる。

一方、入力端子１０及び１２に中点電位が入力されると
、高レベルしきい値インバータ１８及び低レベルしきい
値インバータ２０の出力は双方具なった論理レベルとな
り、それぞれのＥＸ−ＯＲ回路２６及び２８の出力はそ
れぞれ論理１レベルとなる。すなわち、入力端子１０及
び１２に同時に中点レベルが入力された場合にのみＥＸ
−ＯＲ回路２６及び２８から論理１レベル信号が出力さ
れることとなる。

ＥＸ−ＯＲ回路２６及び２８の出力側はＡＮＤ回路３０
に接続され、さらにＡＮＤ回路３０の出力側はラッチ回
路３２に接続されている。ラッチ回路３２は、ＮＯＲ回
路３４及び３６とから構成されており、ＡＮＤ回路３０
からの論理１レベル信号の入力を受けると、ＮＯＲ回路
３６の出力が論理１レベル（テストモード設定信号）と
なり、リセット端子３８にリセット信号が入力されるま
でこの状態を維持する。

上記従来のテストモード設定回路では、入力端子１０ま
たは１２に通常の動作時における論理レベルである論理
１レベルまたは論理Ｏレベルが入力されている時には、
ＡＮＤ回路３０からは論理０レベル信号が出力され、テ
ストモードに設定されることがない。従って、入力端子
１０及び１２に入力された信号は、それぞれインバータ
４０及び４２を介して通常の信号として入力される。

そして、入力端子１０及び１２に同時に中点電位が入力
された場合、ＡＮＤ回路３０から論理１レベルの信号が
出力され、ラッチ回路３２からテストモード設定信号で
ある論理１レベル信号が出力される。従って、テストモ
ードに設定された後は、入力端子１０及び１２をテスト
のための通常の論理機能の設定端子として機能させるよ
うに用いることが可能であり、テストモード設定用の端
子を特別に設ける必要がないという利点がある。

［発明が解決しようとする課題］ しかしながら、上記従来の半導体集積回路のテストモー
ド設定回路では、ラッチ回路３２が用いられているので
、誤って入力端子１０及び１２に中点電位が入力された
場合、例えば入力端子１゜及び１２が同時に論理１レベ
ルから論理Ｏレベルへまたは論理０レベルから論理１レ
ベルへ切り換わる場合に、その途中で共に中点電位とな
ったような場合に回路がテストモードに設定されてしま
うというおそれがある。そして、入力端子１０及び１２
の中点電位が解放されてもテストモードから復帰しない
ため、通常動作時においてこの半導体集積回路が適正に
作動しないおそれが生ずるという問題があった。

なお、ラッチ回路を設けなければ、上述のような欠点は
生じないが、入力端子をテスト中中点電位に維持しなけ
ればならず、この入力端子を所定のレベルに設定したテ
ストを行うことができないという問題点があった。。

発明の目的 本発明は上記問題点を解決することを課題としてなされ
たものであり、その目的は中点電位検出回路の接続され
た入力端子に誤って中点電位が入力された場合でも直ち
にテストモードに設定される恐れがなく、かつ中点電位
を維持している入力端子の論理機能を内部的に設定して
使用することのできる半導体集積回路のテストモード設
定回路を提供することにある。

［課題を解決するための手段〕 上記目的を達成するため、本発明に係る半導体集積回路
のテストモード設定回路は、外部からの信号に基づき半
導体集積回路をテストモードに設定するため、半導体集
積回路内に設けられるテストモード設定回路において、 半導体集積回路の入力端子に接続され論理１レベル信号
と論理Ｏレベル信号の中間電位である中点電位の入力を
検出する中点電位検出回路と、該中点電位検出回路から
の中点電位検出信号が入力されることによって作動状態
となり、パルス信号の入力に対応し所定のカウントを行
うカウンタ回路と、 該カウンタ回路からのカウント信号に基づき半導体集積
回路をテストモードに設定すると共に、前記カウント信
号に対応して前記中点電位検出回路の接続された入力端
子の論理機能の設定を行うテストモード判定指示回路と
、 を含むことを特徴とする。

［作用コ 上記構成の半導体集積回路のテストモード設定回路によ
れば、従来のテストモード設定回路と同様に半導体集積
回路の入力端子に中点電位を入力することによってテス
トモード設定の初期動作が行われる。

しかしながら、本発明では、中点電位検出回路が中点電
位を検出した後、さらにこの中点電位検出信号に基づい
て作動状態となるカウンタ回路の動作が行われることに
よって初めてテストモードが設定されるようにしている
。

従って、通常の動作中において入力端子に中点電位が入
力された場合においても誤ってテストモードが設定され
るおそれがない。

また、カウンタ回路に入力されたパルス信号に基づきカ
ウンタ回路は所定のカウント信号を出力するが、テスト
モード判定指示回路は、このカウント信号に基づき半導
体集積回路をテストモードに設定する。更に、テストモ
ード判定指示回路は、テストモードの設定と共に中点電
位検出回路の接続された入力端子の回路内における論理
機能の設定を行うことができる。

従って、上記従来のようにラッチ回路を用いていないこ
とから、テストモード設定状態を維持するため、中点電
位入力端子は、その中点電位入力状態を維持した状態と
する必要があるが、この場合でもテストモード判定指示
回路によってその中点電位入力端子の回路内における論
理機能を設定を行うことができる。

コノように、中点電位の入力だけでなくカウンタ回路へ
のパルス信号の入力によって初めてテストモードが設定
されるので、入力端子への誤った中点電位入力によって
直ちにテストモードが設定され、その状態が維持されて
しまうというおそれかない。

また、中点電位状態を維持した入力端子の論理機能の設
定も内部的に行うことができるので、テストモード用の
入力端子を別途設けておく必要もない。

［実施例］ 以下、図面に基づいて本発明に係る半導体集積回路のテ
ストモード設定回路の実施例について説明する。

上記第２図の従来の設定回路と同様の要素には同一の符
号を付している。

図において、入力端子１０及び１２から中点電位検出回
路１４及び１６更にＥＸ−ＯＲ回路２６及び２８までの
接続構成については従来と同様である。そして、ＥＸ−
ＯＲ回路２６及び２８は、ＮＡＮＤ回路５０に接続され
ている。

ＮＡＮＤ回路５０の出力側は、カウンタ回路５２を構成
する３つのフリップフロ・ノブ５４゜５６及び５８のリ
セット端子に接続されている。

このカウンタ回路５２の入力側は、インバータ６０及び
６２を介して入力端子６４に接続されている。

次に、カウンタ回路５２の出力側には、テストモード判
定指示回路の構成部であり、カウンタ回路５２からのカ
ウント信号に基づき、テストモードの判定を行うテスト
モード判定回路６６が接続されている。このテストモー
ド判定回路６６は、５つのＮＯＲ回路６８，７０，７２
．７４及び７６にて構成されており、その入力側は、カ
ウンタ回路５２の側、すなわち各フリップフロップ５４
．５６及び５８のＱ出力及びＱＢ出力に適宜接続されて
いる。すなわち、３つのフリップフロラ７’５４．５６
及び５８にて３ビツトのカウンタを構成するカウンタ回
路５２からのカウント信号を受けそのカウント信号に対
応したテストモードを判定できるようにしている。

テストモード判定回路６６の各ＮＯＲ回路６８〜７６の
出力側は、同じくテストモード判定指示回路の構成部で
あるＮＯＲ回路７８の入力側に接続されている。また、
テストモード判定回路６５のＮＯＲ回路７６の出力端子
は、同じくテストモード判定指示回路を構成するＮＯＲ
回路８０及び８２の一方の入力端子に接続されている。

そして、ＮＯＲ回路７４の出力端子はＮＯＲ回路８０の
他方の入力端子に接続され、ＮＯＲ回路７２の出力端子
はＮＯＲ回路８２の他方の入力端子にそれぞれ接続され
ている。なお、ＮＯＲ回路６８の出力端子は、テストモ
ード設定信号ラインＬ１に接続されている。

次に、ＮＯＲ回路７８の出力端子は、ゲートＧ、、Ｇ、
Ｇ３及びＧ４にそれぞれ接続されている。ゲートＧ　及
びゲートＧ２は、入力端子１０及び１２からの信号の遮
断と開放を行うように接続されている。また、ゲートＧ
　及びＧ４は、テストモード判定回路６６の出力側に接
続されているＮＯＲ回路８０及び８２の出力信号の遮断
及び開放を行うようにそれぞれ接続されている。各ゲー
トＧ　及びＧ４とＧ２及びＧ３のスルーライン上には、
それぞれインバータ８４．８６及び８８．９０を介して
それぞれ出力す及び出力Ｃとして内部回路に信号の供給
を行うように接続されている。

次に、上記実施例の動作について説明する。

まず、入力端子１０及び１２に通常動作時において論理
１レベルまたは論理０レベルの信号が入力されていると
きにおいては、ＮＡＮＤ回路５゜の出力は、論理１レベ
ルの信号が出力されており、カウンタ回路５２の各フリ
ップフロップ５４゜５６及び５８は、非作動状態が保た
れている。そして、入力端子１０及び１２にテストモー
ドを設定するため中点電位信号が入力されると、ＥＸ−
ＯＲ回路２６及び２８からはそれぞれ論理１レベル信号
が出力され、ＮＡＮＤ回路５ｏの出力は、論理０レベル
となる。これによって、上記フリップフロップ５４．５
６及び５８のリセットが解除されカウンタ回路５２は作
動状態となる。

ここで入力端子６４から所定のパルス信号が入力される
。このパルス信号は、種々のテストモードを設定するた
めのパルス信号であり、パルス数によって所定のモード
を設定するようにしている。

カウンタ回路５２は、このパルス信号を受け、それをカ
ウントし、そのカウントに基づいた信号をテストモード
判定回路６６へ出力している。本実施例では、カウンタ
回路５２は３ビツトのカウンタを構成しているので、「
０００」の場合を除き７までのカウントが可能である。

例えば、ＮＡＮＤ回路５０からの出力がテストモードで
ない通常の論理１レベルの状態の場合には、カウンタ回
路５２の各フリップフロップのＱ出力は、全て論理Ｏレ
ベルでありＱＢ出力はすべて論理０レベルとなる。また
テストモード判定回路６６の出力も全て論理０レベルで
あるので、ＮＯＲ回路７８の出力は、論理１レベルとな
っている。そして、このＮＯＲ回路７８の出力はゲート
Ｇ　及びゲートＧ２の入力端子に送られ、またインバー
タ９２を介してゲートＧ１及びゲートＧ２の相補入力端
子に送られているので、各ゲートＧ１及びＧ２には論理
○レベル信号が入力され、導通状態となっている。従っ
て、入力端子１の及び１２からの通常の論理機能信号が
出力す及び出力Ｃ側に送られることとなる。

また、テストモード設定のため、所定のカウント信号が
入力されると、テストモード判定回路６６のいずれかの
出力は、論理１レベルとなるので、ＮＯＲ回路７８の出
力は論理０レベルとなる。

従って、この信号がゲートＧ　及びゲートＧ２に送られ
るので、それらのゲートＧ１．Ｇ２は遮断された状態と
なる。これにより、入力端子１０及び１２からの信号は
遮断された状態となる。

なお、インバータ９２の出力はテストモードラインＬ２
にも供給され、すなわち論理１レベル信号が供給され、
テストモード設定状態か指示される。

一方、インバータ９２の出力はゲートＧ３及びＧ４の入
力端子へも供給される、このテストモード設定状態（Ｎ
ＯＲ回路７８の出力が論理１レベルの場合）においては
、ゲートＧ３及びＧ４は導通状態となっており、出力す
及び出力Ｃは、それぞれＮＯＲ回路８２及びＮＯＲ回路
８０からの出力の論理レベルによって論理機能が設定さ
れる。

例えば、ＮＯＲ回路８０の入力であるＮＯＲ回路７６の
出力が論理０レベルで、同じ＜ＮＯＲ回路７４の出力が
論理０レベルの場合、ＮＯＲ回路８０の出力は論理１レ
ベルとなり、出力Ｃから論理１レベルの信号が送り出さ
れる。また、ＮＯＲ回路７４及び７６の出力が共に論理
１レベルの場合あるいは一方が論理１レベルで他方が論
理０レベルの場合には、ＮＯＲ回路８０の出力は論理０
レベルとなり、論理０レベル信号が出力Ｃから送り出さ
れる。

このように、テストモード判定回路６６のＮＯＲ回路７
０〜７６の出力信号によってＮＯＲ回路８０及び８２の
出力が決定され、中点電位で維持されている入力端子１
０及び１２の回路内部における論理機能がＮＯＲ回路８
０及び８２の出力によって決定されることとなっている
。

従って、テストモード設定時において、入力端子１０及
び１２の入力電位は中点電位に設定されているが、カウ
ンタ回路５２に入力されるパルスに基づき、所定のテス
トモードが設定されるとそのモードに対応してＮＯＲ回
路８０．８２からの出力がなされ、それが出力す及び出
力Ｃとなるので、入力端子１０及び１２を通常動作のた
めの入力端子として事実上機能させている状態を得るこ
とができる。

すなわち、この例においては、ＮＯＲ回路７６〜６８の
出力に応じて出力す、ｃが次のように設定される。ＮＯ
Ｒ回路７６の出力が１のとき「０゜ＯＪ　、ＮＯＲ回路
７４が１のときｒｌ、ＯＪ、ＮＯＲ回路７２が１のとき
ｒＯ，ＩＪ　、ＮＯＲ回路７０又は６８が１のときｒｌ
、ＩＪとなる。

また、入力端子６４についてもパルス入力を行った後、
論理１レベルまたは論理０レベルに設定しておくことに
より通常の論理機能設定を行うことが可能である。この
場合、その論理レベル信号がインバータ９４及び９６を
介して通常の回路に供給される。

以上説明したように、本実施例によければ、中点電位が
検出されることによって作動状態となるカウンタ回路５
２に所定の数のパルス信号を入力させることにより、種
々のテストモードを設定することができる。また、この
時中点電位状態が保たれている入力端子の回路内部への
接続ラインに上記設定されたモードに対応する論理レベ
ル信号を送ることができ、中点電位検出に用いられてい
る入力端子の機能の点検を行うことが可能である。

［発明の効果コ 以上説明したように、本発明に係る半導体集積回路のテ
ストモード設定回路によれば、中点電位入力端子に誤っ
て中点電位が入力された場合でもカウンタ回路に所定の
信号が入力されるまで、テストモードの設定がなされな
いので、誤動作によるテストモード設定及びその維持が
なされることを有効に防止することができる。

また、中点電位入力端子の中点電位状態において、その
田カランイに所定の論理レベル信号を種々のテストモー
ド蛾に供給することができ、テストモード設定時におい
ても入力端子の論理設定機能を損ねることがない。

これにより、テストモード設定回路を設けたことによる
半導体集積回路の誤動作を有効に防止することができ、
かつテストモード設定のための入力端子の増加も防止す
ることができる。

【図面の簡単な説明】

第１図は本発明の実施例の全体構成を示す回路図、 第２図は従来のテストモード設定回路の一例を示す回路
図、 第３図は中点電位検出回路の動作説明図である。 １０．１２．６４　　・・・　入力端子１４．１６　　
・・・　中点電位検出回路２６．２８　　・・・　ＥＸ
−ＯＲ回路５０　・・・　ＮＡＮＤ回路 ５２　・・・　カウンタ回路 ６６　・・・　テストモード判定回路 ７８．８０．８２　　・・・　ＮＯＲ回路６１〜Ｇ４　
・・・　ゲート

Claims (1)

1. 【特許請求の範囲】 　外部からの信号に基づき半導体集積回路をテストモー
   ドに設定するため、半導体集積回路内に設けられるテス
   トモード設定回路において、半導体集積回路の入力端子
   に接続され論理１レベル信号と論理０レベル信号の中間
   電位である中点電位の入力を検出する中点電位検出回路
   と、該中点電位検出回路からの中点電位検出信号が入力
   されることによって作動状態となり、パルス信号の入力
   に対応し所定のカウントを行うカウンタ回路と、 該カウンタ回路からのカウント信号に基づき半導体集積
   回路をテストモードに設定すると共に、前記カウント信
   号に対応して前記中点電位検出回路の接続された入力端
   子の論理機能の設定を行うテストモード判定指示回路と
   、を含むことを特徴とする半導体集積回路のテストモー
   ド設定回路。