JPH04302523A - パルス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、周期，パルス立ち上が
り時期，立ち下がり時期をレジスタに設定することによ
り、所望の幅のパルスを発生するパルス発生装置に関す
るものである。

【０００２】

【従来の技術】パルス発生装置には、パルスの周期，立
ち上がり時期，立ち下がり時期を規定する値をレジスタ
に設定し、それを時刻を刻むカウンタの値と比較して所
望の幅のパルスを発生するものがある。

【０００３】図６は、そのようなパルス発生装置の従来
例を示す図である。図６において、１はカウンタ、２は
周期設定用レジスタ、３は立ち上がり設定用レジスタ、
４は立ち下がり設定用レジスタ、５〜７はコンパレータ
、８は出力回路である。出力回路８としては、例えばフ
リップフロップ回路が用いられる。

【０００４】カウンタ１には、一定の時間間隔で発生さ
せられているクロックパルスが入力される。従って、カ
ウンタ１の値は、時間を表す。カウンタ１は、コンパレ
ータ５の出力によってクリアされ、カウンタ値は０に戻
される。

【０００５】コンパレータ５は、周期設定用レジスタ２
に設定された値と、カウンタ１の値とを比較し、一致し
た時に出力「１」を出す。コンパレータ６は、立ち上が
り設定用レジスタ３に設定された値と、カウンタ１の値
とを比較し、一致した時に出力「１」を出す。コンパレ
ータ７は、立ち下がり設定用レジスタ４に設定された値
と、カウンタ１の値とを比較し、一致した時に出力「１
」を出す。

【０００６】コンパレータ６の出力は出力回路８のセッ
ト端子Ｓに入力され、出力回路８の出力を立ち上げる。 コンパレータ７の出力は出力回路８のリセット端子Ｒに
入力され、出力回路８の出力を立ち下げる。従って、出
力パルスのパルス幅は、コンパレータ６，７の出力によ
って決められる。

【０００７】図７は、前記のようなパルス発生装置の動
作を具体的に説明する波形図である。いま、周期設定用
レジスタ２の設定値＝Ｔ 立ち上がり設定用レジスタ３の設定値＝ｔ０　立ち下が
り設定用レジスタ４の設定値＝ｔ１　とする（これらの
値は、２ビットの値で設定される）。 但し、 ｔ０　＜ｔ１　＜Ｔ

【０００８】図７（ホ）のカウント軸は、カウンタ１の
値を示す。図７（イ）の周期パルスはコンパレータ５の
出力であり、カウンタ値がＴになった時点で出される。 これが出ると、カウンタ値は０に戻される。そして、ク
ロックパルスの入力に従い再び増大して行く。以後それ
を繰り返し、パルスの周期を作り出す。

【０００９】カウンタ値がｔ０　になった時点で、コン
パレータ６から図７（ロ）に示すような立ち上がりパル
スが出、ｔ１　になった時点で、コンパレータ７から図
７（ハ）に示すような立ち下がりパルスが出る。その結
果、出力回路８より、図７（ニ）に示すような出力パル
スが得られる。

【００１０】ところで、このような従来のパルス発生装
置では、コンパレータ５〜７は、主として排他的論理和
回路を用いて構成されていた。図８に、従来のパルス発
生装置で使用しているコンパレータの詳細構成図を示す
。図８において、１１〜１３は排他的論理和回路、１４
はＮＯＲ回路、２０，２１はＮＯＲ回路、２２はＡＮＤ
回路である。

【００１１】Ａ０　，…Ａｎ−１　，Ａｎ　は、カウン
タ１の値Ａの構成要素である各ビットであり、Ｂ０　，
…Ｂｎ−１　，Ｂｎ　は、レジスタに設定された値Ｂの
構成要素である各ビットである。これらが、各ビットに
対応して設けられている排他的論理和回路の入力端子に
入力される。そして、増大して来るカウンタ値Ａがレジ
スタ設定値Ｂと等しくなったかどうかが、各ビット同士
が一致したかどうかを見ることにより調べられる。

【００１２】図９は、排他的論理和回路の動作を説明す
る図である。図９（イ）は回路構成を示し、（ロ）は真
理値表を示す。符号は図８のものに対応し、ａ，ｂは入
力、ｃは出力である。真理値表の■，■欄に示されるよ
うに、２つの入力が一致した時には、排他的論理和回路
の出力は０となる。従って、Ａ＝Ｂとなった時には、そ
れらの全てのビットが等しくなるから、図８のＮＯＲ回
路１４の入力は全て０となり、その出力は１となる。こ
れが、コンパレータの出力である。

【００１３】

【発明が解決しようとする課題】（問題点）しかしなが
ら、前記した従来のパルス発生装置においては、そのコ
ンパレータに排他的論理和回路を用いているが、排他的
論理和回路はパルス発生装置で要求される論理動作はす
るものの、要求されていない論理動作をもするものであ
る（つまり、冗長機能を有している）。そのため、排他
的論理和回路が正常に動作しているかどうかのテストが
出来なかったり、動作速度が遅くなったり、使用トラン
ジスタ数が多くなったりするというような問題点があっ
た。

【００１４】（問題点の説明）まず、前記したパルス発
生装置においてコンパレータに要求される機能は、増加
して来るカウンタ値が、レジスタ設定値に等しくなった
時点を検出する機能である。即ち、カウンタ値がレジス
タ設定値に等しくなるまでの範囲での動作である。これ
を図９（ロ）の真理値表で言うならば、ａをカウンタ値
のビット、ｂをレジスタ設定値のビットとした時、■と
■と■の欄の動作をすることが要求されている。

【００１５】■の欄の動作は、カウンタ値が１，レジス
タ設定値０という場合の動作、即ち、 カウンタ値＞レジスタ設定値 となっている範囲での動作である。しかし、このような
範囲は、パルス発生装置にとって見ればもはや関心のな
い範囲での動作である（関心のあるのは、「カウンタ値
≦レジスタ設定値」の範囲）。

【００１６】パルス発生装置を構成している各部の回路
について、それぞれ正常に動作しているか否かのテスト
を行わなければならないが、排他的論理和回路について
は、■欄の動作も間違いなく行い得るかどうか確かめな
いことには、正常に動作しているかどうか判断すること
が出来ない。しかし、前記パルス発生装置に組み込んだ
状態では、次に述べるように、そのテストを行うことが
出来ない。

【００１７】例えば、周期パルス発生用のコンパレータ
５について考えると、カウンタ値Ａが増大して来てレジ
スタ設定値Ｂと一致した時に出力（周期パルス）を出し
、その時点でカウンタ値を０に戻してしまう。従って、
カウンタ値＞レジスタ設定値の状態となることは有り得
ない。そのため、コンパレータ５に組み込まれている排
他的論理和回路が、図９の■の動作を間違いなくやって
くれるかどうかをテストすることは、コンパレータ５の
出力を見る限りでは不可能となる。

【００１８】図１１の（イ），（ロ）は、いずれも本発
明のパルス発生装置で必要とされるコンパレータの論理
（図９の■，■，■欄の論理動作）を実現する回路であ
る。図１１（ロ）と、現在使用されている排他的論理和
回路（図９）とを対比して見れば、排他的論理和回路を
図１０のような接続にした場合に相当している。即ち、
ＮＯＲ回路２０の一方の入力端子をグランドに接続し、
ＡＮＤ回路２２の一方の入力端子を正のバイアス電圧Ｖ
ｃｃに接続した状態である。

【００１９】一方の入力端子をグランドにしたＮＯＲ回
路２０は、インバータ２３と等価である。一方の入力端
子を正バイアス（ハイの論理値）にしたＡＮＤ回路２２
は、他方の入力端子に入った入力をそのまま出力するか
ら、単なる導線が存在しているのと同じである。それゆ
え、回路構成上から見た場合、グランドやバイアス電圧
Ｖｃｃに接続された部分は、冗長部分ということになる
。 これらの部分が、故障によってグランドやバイアス電圧
Ｖｃｃに接続されている場合も考えられるが、故障でそ
うなってもパルス発生装置で要求している論理動作はし
てくれるので、故障によってそうなったのかどうかの見
極めをすることは出来ない。見極めるためには、特別の
テスト用回路を設ける必要がある。しかし、もともと冗
長である部分に対して、それが故障しているのか正常な
のかのテストをするための回路を設けることは、馬鹿馬
鹿しいことであり、設けられていない。従って、前記し
たように、コンパレータ５の出力を見る限りでは、排他
的論理和回路に故障があるか否かを調べることは出来な
い。

【００２０】また、排他的論理和回路には、図８，図９
から分かるようにＮＯＲ回路やＡＮＤ回路を多段に経て
信号が伝達されるので、信号伝達に時間がかかり動作速
度が遅くなるという問題点がある。更に、多くのＮＯＲ
回路，ＡＮＤ回路を用いて構成されているため、トラン
ジスタ数が多くなり、消費電力も多くなるという問題点
もある。

【００２１】本発明は、以上のような問題点を解決する
ことを課題とするものである。

【００２２】

【課題を解決するための手段】前記課題を解決するため
、本発明のパルス発生装置では、周期設定用レジスタの
設定値の反転値とカウンタからの値とが入力され周期パ
ルスを出力する第１のコンパレータと、立ち上がり設定
用レジスタの設定値の反転値とカウンタからの値とが入
力され立ち上がりパルスを出力する第２のコンパレータ
と、立ち下がり設定用レジスタの設定値の反転値とカウ
ンタからの値とが入力され立ち下がりパルスを出力する
第３のコンパレータと、前記立ち上がりパルスと前記立
ち下がりパルスによって立ち上がり立ち下がりが規定さ
れる出力パルスを発生する出力回路と、前記立ち上がり
パルスを前記出力回路に伝達する経路に介在されたＡＮ
Ｄゲートと、前記周期パルスによりセットされ前記出力
パルスによりリセットされ出力により前記ＡＮＤゲート
を開くフリップフロップ回路とを具え、前記カウンタは
前記第１のコンパレータによりリセットされ、前記各コ
ンパレータはＮＯＲ回路により構成されるものとした。

【００２３】

【作　　　　用】パルス発生装置で、周期パルス，立ち
上がりパルス，立ち下がりパルスを発生させるのに、レ
ジスタ設定値とカウンタ値とをコンパレータで比較して
発生させるものがあるが、そのコンパレータをＮＯＲ回
路で構成し、コンパレータへのレジスタ設定値の入力は
、反転して入力する。

【００２４】ＮＯＲ回路は排他的論理和回路と違い、パ
ルス発生装置で要求されないような論理動作はしないの
で（冗長機能を持たないので）、パルス発生装置に組み
込んだＮＯＲ回路が正常に動作するか否かのテストを行
うことが出来る。即ち、コンパレータが正常に動作する
か否かのテストをすることが可能となる。

【００２５】ＮＯＲ回路で構成したコンパレータは、従
来の排他的論理和回路を用いたものに比べて、構成が簡
単であり論理回路の段数も少ないので、トランジスタ数
が少なく動作速度も速い。

【００２６】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明のパルス発生装置であり、
符号は図６のものに対応している。そして、９はＡＮＤ
ゲート、１０はフリップフロップ回路である。本発明で
使用するコンパレータは、ＮＯＲ回路のみで構成し、排
他的論理和回路を含まないようにしている。

【００２７】図２に、本発明のパルス発生装置で使用す
るコンパレータの詳細構成を示す。３０〜３３はＮＯＲ
回路である。ＮＯＲ回路３０〜３２は、カウンタ値Ａお
よびレジスタ設定値Ｂのビット数だけ設けられ、それら
の一方の入力端子にカウンタ値Ａの各ビットＡ０　，…
Ａｎ−１　，Ａｎ　が入力され、それらの他方の入力端
子にレジスタ設定値Ｂの各ビットＢ０　，…Ｂｎ−１　
，Ｂｎ　が反転されて入力される。ＮＯＲ回路３０〜３
２の出力がＮＯＲ回路３３に入力され、ＮＯＲ回路３３
の出力がコンパレータの出力となる。

【００２８】コンパレータとして働くためには、Ａ＝Ｂ
となった時にＮＯＲ回路３３の出力が１とならなければ
ならないが、１が出力されるのは、ＮＯＲ回路３３の入
力が全て０の時である。言い換えれば、ＮＯＲ回路３０
〜３２の出力が、全て０となる時である。そこで、ＮＯ
Ｒ回路の出力が０となる場合の入力の状態を見てみる。

【００２９】図４は、ＮＯＲ回路の出力が０になる時の
入力の関係を示す図である。図４（イ）はレジスタ設定
値Ｂｉ　＝０である時の関係を表しているが、この時に
は、カウンタ値Ａｉ　は０であっても１であっても、出
力は０になる。図４（ロ）はレジスタ設定値Ｂｉ　＝１
である時の関係を表しているが、この時には、カウンタ
値Ａｉ　が１の時のみ出力は０になる。

【００３０】これらの入力関係を見ると、入力が「０と
０」，「１と１」というように一致している時は全て出
力０となるが、一致していないＢｉ　＝０，Ａｉ　＝１
の時にも出力０となることが分かる。従って、図２のＮ
ＯＲ回路３３の出力が０になったといっても、その時は
常にカウンタ値とレジスタ設定値とが等しいとは言えな
い。 しかし、それでも後に説明するように、本発明のパルス
発生装置で要求するようなコンパレータとしての役目を
、充分果たす。

【００３１】図５に、ＮＯＲ回路を用いたコンパレータ
の動作の具体例を示す。図５（イ）は、カウンタ値およ
びレジスタ設定値が３ビットで表される値である場合の
コンパレータを示し、符号は図２のものに対応している
。図５（ロ）は、０００から１１１へと増大して行く３
ビット数値を示している。これはカウンタ値を表す。

【００３２】仮に、レジスタ設定値Ｂ（Ｂ２　Ｂ１　Ｂ
０）を、図５（イ）中に記すように１０１とする。コン
パレータから出力１（つまりＮＯＲ回路３３から出力１
）が出るのは、ＮＯＲ回路３０〜３２の出力が０となっ
た時であるが、その時の他方の入力、即ちカウンタ値Ａ
（Ａ２　Ａ１　Ａ０　）は、図４を参照して求めると、
図５（イ）中に記すように１０１と１１１の２つがある
。

【００３３】これを、カウントアップして来る数値で見
ると、図５（ロ）で点線で囲ったように、まずレジスタ
設定値と同じ１０１でコンパレータ出力１が出、次いで
１１１でもコンパレータ出力１が出る。ここで重要なこ
とは、最初にコンパレータ出力１が出るのは、レジスタ
設定値と等しくなった時であるという点である。

【００３４】その理由は、レジスタ設定値が０のビット
を含む値である場合、そのビット０の相手入力は０でも
１でもよいとなっているが（図４（イ））、１の方が０
より大であるから、カウントアップして来るカウンタ値
としては、レジスタ設定値と等しい値０が先に出て、そ
うでない値１は必ず後に出て来る。

【００３５】レジスタ設定値と等しくなった時に初めて
出力１が出るということにより、パルス発生装置におい
てコンパレータに要求されている役目を果たすことが出
来る。但し、レジスタ設定値が０のビットを含まない値
である場合（つまり１１１のように１ばかりの値である
場合）には、その値が最大値であるから、後で出て来る
ことはない。以上のような各場合をまとめて言うならば
、このコンパレータは、カウンタ値がレジスタ設定値と
等しくなった時に出力を出すが、カウンタ値が更に増大
した時にも出す可能性がある。

【００３６】図２の構成のコンパレータにおける２発目
以降の出力１は、カウンタ値がレジスタ設定値と等しく
ないのに出て来るものであるが、図１に示す構成の本発
明のパルス発生装置では、そのような出力が出て来ても
、動作に支障を来すことがない。次に、波形図を参照し
ながら、それを説明する。

【００３７】図３は、本発明のパルス発生装置の動作を
説明する波形図であり、各波形の名称は、図７のものに
対応している。図３（ハ）のゲートパルスは、フリップ
フロップ回路１０からＡＮＤゲート９へ送られるパルス
であり、図３（ニ）のゲート通過立ち上がりパルスは、
ＡＮＤゲート９を通過したパルスである。

【００３８】まず、図２のようなコンパレータを、周期
パルス発生用のコンパレータ５に用いて支障がないこと
を説明する。コンパレータ５は、カウンタ１の値が周期
設定用レジスタ２の値に達した時に出力を出し、カウン
タ１の値を０に戻す。従って、カウンタ値は、周期設定
用レジスタ２の設定値より大きい値になることはない。 そのため、カウントアップしている途中において、コン
パレータ５の出力が２発出ることはなく、周期パルスは
設定されたＴカウント毎にのみ出る。よって、支障はな
い。

【００３９】次に、図２のようなコンパレータを、立ち
下がりパルス発生用のコンパレータ７に用いても支障が
ないことを説明する。立ち下がり設定用レジスタ４の設
定値をｔ１　とすると、ｔ１　はＴより小さい値に設定
されるから、カウンタ値はｔ１　を超えＴに向かって増
大してゆく。従って、コンパレータ７の出力は、図３（
ホ）に示すように、設定されたｔ１のところで出るホ−
１のパルスの後で、ホ−２のパルスが出る可能性がある
。

【００４０】しかし、コンパレータ７の出力は立ち下が
りパルスとして使われるものであり、最初のパルスホ−
１で出力パルス（図３（ヘ））が立ち下げられた後では
、立ち下がりパルスが何発出力回路８に送られようが、
出力パルスは立ち下がっている状態を維持するだけであ
り、波形が変化するわけではないから、何の支障もない
。

【００４１】図２のようなコンパレータを、立ち上がり
パルス発生用のコンパレータ６に用いた場合には、もし
ＡＮＤゲート９とフリップフロップ回路１０を設けなけ
れば、次のような支障が生ずる。立ち上がり設定用レジ
スタ３の設定値をｔ０　とすると、ｔ０　はＴより小さ
い値に設定されるから、カウンタ値はｔ０　を超えＴに
向かって増大してゆく。そうすると、ｔ０　のところで
ロ−１のパルスが出た後で、ロ−２のパルスが出る可能
性がある。

【００４２】もし、パルスロ−２が立ち下がりパルスホ
−１の後で出ると、出力パルスは再び立ち上がることに
なる。これは、発生させようと意図しているパルスでは
なく、支障となる。このような支障が生じないようにす
るため、ＡＮＤゲート９とフリップフロップ回路１０と
が設けられている。

【００４３】フリップフロップ回路１０は、カウンタ値
を０に戻すのに使われるコンパレータ５の出力によって
セットされ、出力１を出す。この出力はゲートパルスと
して、ＡＮＤゲート９の一方の入力端子に入力され、Ａ
ＮＤゲート９を開く。従って、カウンタ１が０からカウ
ントし始める時に合わせて、ＡＮＤゲート９は開かれる
。

【００４４】フリップフロップ回路１０のリセットは、
出力パルスの立ち上がりによってなされる。フリップフ
ロップ回路１０がリセットされることにより、ＡＮＤゲ
ート９は閉じられる。ゲートパルス（フリップフロップ
回路１０の出力）は、図３（ハ）のようになる。ＡＮＤ
ゲート９がコンパレータ６と出力回路８との間に介在さ
れているから、コンパレータ６の出力（図３（ロ）の立
ち上がりパルス）の内、ＡＮＤゲート９が開いている期
間に存在している部分が通過してゲート通過立ち上がり
パルス（図３（ニ））となり、出力回路８に伝達され出
力パルスを立ち上げる。

【００４５】図３では、ゲートパルスの立ち下がりが出
力パルスの立ち上がりより後になるよう描いてあるが、
これは、出力パルスの立ち上がりがフリップフロップ回
路１０に伝えられ、それを受けてフリップフロップ回路
１０の出力が立ち下がるという順序で動作することを明
確にせんがためである。しかし、その時間的ずれは、実
際には極めて僅かである。

【００４６】このようにすると、出力パルスが一度立ち
上がれば、ＡＮＤゲート９はカウンタ値が次に０に戻さ
れるまで開かないから、コンパレータ６からロ−２のよ
うな後続パルスが何発出ようとも、出力パルスに影響を
及ぼすことはなくなる。従って、前記のような支障が生
じるのを防ぐことが出来る。

【００４７】次に、ＮＯＲ回路で構成したコンパレータ
は、排他的論理和回路で構成したコンパレータに比べて
、故障しているか否かのテストが容易に行えることを説
明する。図４のような２入力のＮＯＲ回路の２入力をＡ
，Ｂとし、出力をＣとすると、これが故障しているか否
かは、次のような入出力関係となってくれるかどうかに
よって調べることが出来る。これは、排他的論理和回路
の故障を調べるのより容易である。

【００４８】

【００４９】もし、いずれかの入力端子が正のバイアス
電圧Ｖｃｃに接続されるという故障を起こしている場合
には、Ａ＝０，Ｂ＝０を入力したケース■の場合に、Ｃ
＝１となってくれず０になってしまう。このことより故
障していることを知ることが出来る。また、Ａ側の入力
端子がグランドに接続されているという故障を起こして
いる場合には、Ａ＝１，Ｂ＝０を入力したケース■の場
合に、Ｃ＝１となってしまうことより、その故障を知る
ことが出来る。更にＢ側の入力端子がグランドに接続さ
れているという故障を起こしている場合には、Ａ＝０，
Ｂ＝１を入力したケース■の場合に、Ｃ＝１となってし
まうことより、その故障を知ることが出来る。以上のよ
うに、２つの入力端子における全ての故障を知ることが
出来る。

【００５０】なお、上例の図２では、ＮＯＲ回路ばかり
を用いてコンパレータを構成したが、ＮＡＮＤ回路を用
いて構成することも可能である。図１２に、ＮＡＮＤ回
路を用いて構成したコンパレータを示す。

【００５１】

【発明の効果】以上述べた如く、本発明のパルス発生装
置によれば、レジスタ設定値とカウンタ値とを比較して
、それぞれ周期パルス，立ち上がりパルス，立ち下がり
パルスを発生させるためのコンパレータをＮＯＲ回路で
構成し、該コンパレータへのレジスタ設定値の入力は、
反転して入力するようにした。

【００５２】ＮＯＲ回路は排他的論理和回路と違い、パ
ルス発生装置で要求されないような論理動作はしないの
で（冗長機能を持たないので）、パルス発生装置に組み
込んだＮＯＲ回路が正常に動作するか否かのテストを行
うことが出来る。即ち、コンパレータが正常に動作する
か否かのテストをすることが出来る。

【００５３】また、ＮＯＲ回路のみで構成したコンパレ
ータは、従来の排他的論理和回路を用いたものに比べて
、構成が簡単であり論理回路の段数も少ないので、トラ
ンジスタ数が少なく、信号の伝達時間も短く、動作速度
も速い。

【図面の簡単な説明】

【図１】　　本発明のパルス発生装置

【図２】　　本発明のパルス発生装置で使用するコンパ
レータの詳細構成図

【図３】　　本発明のパルス発生装置の動作を説明する
波形図

【図４】　　出力が０の時のＮＯＲ回路の入力の関係を
示す図

【図５】　　ＮＯＲ回路を用いたコンパレータの動作の
具体例を示す図

【図６】　　従来のパルス発生装置

【図７】　　従来のパルス発生装置の動作を具体的に説
明する波形図

【図８】　　従来のパルス発生装置で使用しているコン
パレータの詳細構成図

【図９】　　排他的論理和回路の動作を説明する図

【図
１０】　　排他的論理和回路の冗長部分と故障を示す図

【図１１】　　本発明のパルス発生装置で必要とされる
コンパレータの論理を実現する回路

【図１２】　　ＮＡＮＤ回路を用いて構成したコンパレ
ータ

【符号の説明】

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　周期設定用レジスタの設定値の反転値
   とカウンタからの値とが入力され周期パルスを出力する
   第１のコンパレータと、立ち上がり設定用レジスタの設
   定値の反転値とカウンタからの値とが入力され立ち上が
   りパルスを出力する第２のコンパレータと、立ち下がり
   設定用レジスタの設定値の反転値とカウンタからの値と
   が入力され立ち下がりパルスを出力する第３のコンパレ
   ータと、前記立ち上がりパルスと前記立ち下がりパルス
   によって立ち上がり立ち下がりが規定される出力パルス
   を発生する出力回路と、前記立ち上がりパルスを前記出
   力回路に伝達する経路に介在されたＡＮＤゲートと、前
   記周期パルスによりセットされ前記出力パルスによりリ
   セットされ出力により前記ＡＮＤゲートを開くフリップ
   フロップ回路とを具え、前記カウンタは前記第１のコン
   パレータによりリセットされ、前記各コンパレータはＮ
   ＯＲ回路により構成されていることを特徴とするパルス
   発生装置。