SU911530A1 - Устройство дл контрол регистра сдвига - Google Patents
Устройство дл контрол регистра сдвига Download PDFInfo
- Publication number
- SU911530A1 SU911530A1 SU802869714A SU2869714A SU911530A1 SU 911530 A1 SU911530 A1 SU 911530A1 SU 802869714 A SU802869714 A SU 802869714A SU 2869714 A SU2869714 A SU 2869714A SU 911530 A1 SU911530 A1 SU 911530A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- register
- input
- trigger
- information
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ РЕГИСТРА СДВИГА
1
Изобретение относитс к автоматике и вьп ислительной технике и может быть использовано дл контрол электронных блоков дискретной автоматики и ЭВМ, а также применено при организации контрол на предпри ти х - изготовител х регистров.
Известно устройство дл контрол регистра сдвига логических схем, содер- жащее контролируемый регистр, элемейты И, формирователь импульсов, триггер
til
Недостатком указанного устройства вл етс необходимость дополнительного времени на диагностику регистра и от носительна сложность схемой ре.ализации.
Наиболее близким техническим решением к предлагаемому вл етс устройство дл контрол регистра сдвига, содержащее формирователь строба, триггер, две схемы И, два сумматора по модулю два. Триггер запоминает информацию, записываемую в младший разр д контролируемого регистра, к моменту по влени этой информации на выходе старшего разр да регистра срабатывает формирователь строба, который ы 1дает сигнал, в течение которого происходит сравнение первоначально запомненной на триггере информации и информации, по вившейс на выходе регистра. В случае правильной работы регистра на выходе устройства имеет место тактова последовательность,
10 тождественна последовательности вход- ньк тактовых сигналов, при по влении неисправности тактова последовательность на выходе устройства искажаетс , что и служит сигналом ошибки .
15
Недостатками известного устройства вл ютс использование двУХ входных, шин соответственно дл информации и сдвиговых импульСов с вытекающей отсюда необходимостью предварительной
Claims (2)
- 20 синхронизации информации и импульсов сдвига, что приводит к усложнению устройства , отсутствие контрол сдвига нулевой информации или необходимость со- здани потенциальной логики на инфор мационном входе регистра дл осуществлени такого контрол , что понижает надежность проверки или ведет к усложнению устройства, значительное увеличение затрат оборудовани при одновременной .или последовательной проверке нескольких регистров сдвига различной разр дности ввиду жесткой временной прив зки схемы формировател строба к задержке, вносимой регистром .сдвига и, следовательно , сужение функциональных возможностей устройства с одновременным усложнением его схемной реализации. Цель изобретени - упрощение устройПоставленна цель достигаетс - тем, что в устройство дл контрол регистра сдвига, содержащее первый триггер, два элемента И, сумматор по модулю два, причем выход первого триггера соединен с первым входом первого элемента И, выход которого вл етс выходом устрой ства, тактовый вход устройства соединен с контролируемым регистром и со вторым входом первого элемента И, третий нход которого соединен с выходом сумматора по модулю два, инверсный вход кон- ролируемого ре1истра соединен с пер вым входом второго элемента И, введены одновибратор, второй и третий тригге - ры и инвертор, причем тактовый вход устройства соединен со счетным входом второго триггера, инвертора и одновибратора , выход которого соединен со вторым входом второго элемента И, выход второ го элемента И соединен со входом перво го триггера, выход инвертора соединен со счетным входом третьего триггера, выход которого соединен с информационным входом контролируемого регистра, выход второго триггера соединен с первым- входом сумматора по модулю два, инверсный выход контролируемого регист ра соединен со вторым входом сумматора по модулю два. На фиг. 1 приведена блок-схема устройства дл контрол регистра сдвига; на фиг. 2 - временные диаграммы работы устройства в случае проверки четырехразр дного регистра. Устройство содержит инвертор 1, первый триггер 2, второй триггер 3 и третий триггер 4, контролируемый регистр 5, сумматор 6 по модулю два, перьый элемент И 7 и второй элемент И 8, одновибратор 9 и тактовый вход устройства 1О. Тактовый вход 10 подключен ко входам инвертора 1 и одновибратора 9, ко второму входу первого элемента И 7, к , счетному входу второго триггера 3 и группе входов сдвига регистра 5. Выход инвертора 1 подключен к счетному входу триггера третьего 4, пр мой выход которого подключен к информационному входу регистра 5, инверсным выходом подключенного к первому входу сумматора 6 по модулю два и к первому входу второго элемента И 8, второй вход которого .соединен с пр мым выходом орновибратора 9, а выжд подключен ко входу установки в единичное состо ние первого триггера 2. Выход второго триггера 3 подключен ко второму входу сумматора 6 по модулю два, выход которого вместе с пр мым выходом первого триггера 2 подключены соответственно к третьему и первому входам первого элемента И 7, вьгход которого вл етс выходом устройства. Устройство работает следующим образом . Перед началом проверки триггеры 24и контролируемый регистр 5 устанавливаютс в нулевое состо ние сигналом Сброс (цепи сброса не показаны). При этом нулевым потенциалом с пр мого выхода первого триггера 2 первый элемент И 7 закрыт и на его выходе присутствует сигнал Исправно (логический нуль). Первый тактовый импульс, проинвертированный инвертором 1, по переднему фронту переключает третий триггер 4 в единичное состо ние (все триггеры устройства переключаютс при подаче на их информационные входы перепада логическа единица-логический нуль), в результате чего на информационном входе регистра 5по вл етс единична информаци , котора по заднему фронту того же импульса записываетс в младший разр д контролируемого регистра. По первому тактовому импульсу осуществл етс также аапуск одновибратора 9, в результате чего на выходе второго элемента И 8 по вл етс перепад логический нуль-логическа единица (при обнулении регистра на инверсном выходе старшего разр да существует сигнал логической единицы), который не изменит состо ни первого; триггера 2, По заднему фронту первого импульса первый триггер 2 также переключаетс в единичное состо ние. Второй тактовый импульс переключит триггеры 3 и 4 в нулевые состо ни и одновременно обеспечмг ег по заднему 59 фронту запись нулевой информации в млад щий разр д регистра и передачу первоначальной единичной информации младшего разр да в соседний старший разр д. С тфиходом последующих импульсов триггеры 3 и 4, работающие в счетном режиме, будут последовательно измен ть свое соето ние на противоположное, а информаци состо ща из Чередующихс единиц и нулей , будет последовательно записыватьс и сцвигатьс в регистре. В момент передачи первоначальной единичной информа- шш младшего разр да в последний старший разр д регистра на его инверсном выкоде возникнет- перепад логическа еди ница-логический нуль, который через второй элемент И 8 поступит на вход установки в единичное состо ние первого триггера 2, который переключаетс в единичное состо ние и тем самым подает на вход первого элемента И 7 сигнал Разрешение контрол . С приходом последующих тактовых импульсов на выходе первого элемента И 7 будет существовать сигнал Исправно (логический нуль) или будут про вл тьс импульсы, указывающие на неисправности в работе регистра 5. На входах сумматора 6 по модулю два при правильной работе регистра сдвига обеспечиваетс по вление одноуровневой информации с инверсного выхода регистра и выхода триггера 3, причем информаци cyMMaTqpa в таком случае будет нулевой и будет оценивать- с лишь после по влени сигнала Разрешение контрол по последующим тактовым импульсам, вызывающим новые переключени схем устройства. Дл обеспечени равнозначности информации, по вл ющийс на инверсном выходе регистра и информации триггера 3 в случае проверки регистров с четным количеством разр дов используетс пр мой .выход триггера 3, в случае нечетности количества разр дов регистра используетс инверсный выход триггера 3. При сбо х передачи информаци в регистре будет возникать .рассогласование информации его выходного разр да и информации триггера 3, что будет вызывать по вление на выходе сумматора по модулю два 6 сигнала логической единицы. До по влени информации на выходе регистра ложные сбои, фиксированные сумматором по модулю два из-за переключений триггера 3 и отсутстви таковых на выходе регистра блокируиугс на первом элементе И 7 отсутствием сигнала Разрешение ко ггрол . Дл обнаружени неисправное06 ти типа отсутствие передачи ин4юрма- ции по региструилизастревание старшего разр да регистра внулевомсосто ниичерез врем , превышающее врем распространени информации в регистре, срабатывает одновибратор 9, который заканчива- ет свой импульс и через второй элемент И 8 подаст на вход установки, в единичное состо ние первого триггера 2 пере над логическа единица-логический нуль , Триггер 2 при этом переключаетс.: и вырабатывает сигнал Разрешение контрол , в результате чего неисправность обнару- живаетс . Если регистр функционирует правильно, триггер 2 запускаетс в мо- мент смены информации на инверсном выходе регистра и последующий спад импульса одновибратора не вли ет на запуск первого триггера 2 и работу других узпов устройства. Фактически сумматор 6 по модулю два, первый элемент И 7 представл ют собой стробируемую тактовыми импуль- сами и сигналом Разрешение контрол схему сравнэьга дл каждого бита информации , по вл ющегос на выходе регистра сдвига и запомненного ранее на триггере 3, причем первоначальна информаци триггера 3 неоднократно измен етс , но к моменту ее предполагаемого по влени на выходе регистра восстанавливаетс и служит эталоном дл сравнени . Предлагаемое устройство может быть использовано дл контрол регистров сдв«п а различной длины. Дл этого длительность импульса одновибратора должна превышать максимальное врем распространени мации в регистре с наибольшей разр дностью из числа контролируемых регистров , дл контрол которых предназначаетс в каждом конкретном случае данное устройство, при этом дл кошгрол регистров с четным количеством разр дов используетс пр мой выход триггера 3, дл контрол регистров с нечетным колм -чеством разр дов используетс инверсный выход триггера 3. Дл нормальной работы устройства рекомендуетс длительность импульсов тактовой последовательности ( 3 ) делать с запасом по сравнению со временем срабатывани трштерных узлов устройства, период сл&довани тактовых импульсов без учета длительности самого импульса (Т-- м, } должен такж превышать указанное spo-i м срабатывани как триггеров устройства так и контролируемого регистра. Таким образом, за счет .упрощени реализации функции сравнени состо ни регистра сдвига упрощаетс и все устройство . Формула изобретени Устройство дл контрол регистра сдвига, содержащее первый триггер, два элемента И, сумматор по модулю два, причем выход первого триггера соединен с .первым входом первого элемента И, выход которого вл етс выходом устрой ства, тактовый вход устройства соединен с контролируемым регистром и со вторы входом первого элемента И, третий вход которого соединен с выходом сумматора по модулю два, инверсный выход контролируемого регистра соединен с первым входом второго элемента И, о т л и чающеес тем, что, с целью упрофиг . f щени , оно содержит одновибратор, второй и третий триггеры и инвертор, причем тактовый вход устройства соединен со счетным входом второго триггера, инвертора и одновибратора, выход которого соединен со вторым входом второго элемента И, выход второго элемента И соединен со входом первого триггера, выход инвертора соединен со счетным входом третьего триггера, выход которого соединен с информационным входом контролируемого регистра, выход второго триггера соединен с первым входом сумматора по модулю два, выход контролируемого регистра соединен со вторым входом сумматора по модулю два. Источники информации, прин тые во внимание при экспертизе 1- Авторское свидетельст.во СССР № 463973, кл. Q06 F 11/00, 1974.
- 2. Авторское свидетельство СССР № 679984, кл. G06 F 11/02, 1979 (прототип).U/vHO W
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802869714A SU911530A1 (ru) | 1980-01-14 | 1980-01-14 | Устройство дл контрол регистра сдвига |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802869714A SU911530A1 (ru) | 1980-01-14 | 1980-01-14 | Устройство дл контрол регистра сдвига |
Publications (1)
Publication Number | Publication Date |
---|---|
SU911530A1 true SU911530A1 (ru) | 1982-03-07 |
Family
ID=20872252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802869714A SU911530A1 (ru) | 1980-01-14 | 1980-01-14 | Устройство дл контрол регистра сдвига |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU911530A1 (ru) |
-
1980
- 1980-01-14 SU SU802869714A patent/SU911530A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4538272A (en) | Prioritized clock selection circuit | |
US4059749A (en) | Digital monitor | |
CA1113575A (en) | Check circuit for synchronized clocks | |
SU911530A1 (ru) | Устройство дл контрол регистра сдвига | |
US3805040A (en) | Self-checked single bit change register | |
US3046523A (en) | Counter checking circuit | |
US3056108A (en) | Error check circuit | |
SU1048579A1 (ru) | Устройство дл контрол счетчика | |
SU1119023A1 (ru) | Устройство дл моделировани веро тностного графа | |
SU1312497A1 (ru) | Устройство дл обнаружени ошибок в кодах | |
RU2058679C1 (ru) | Устройство для контроля и резервирования информационной системы | |
SU1288700A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1249591A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1674128A1 (ru) | Устройство дл локализации неисправностей | |
SU1218386A1 (ru) | Устройство дл контрол схем сравнени | |
SU660051A1 (ru) | Устройство дл контрол регистра сдвига | |
SU1378050A1 (ru) | Пересчетное устройство с контролем | |
SU1649523A1 (ru) | Счетчик с контролем | |
RU2105357C1 (ru) | Сдвигающий регистр | |
SU1599861A1 (ru) | Устройство дл контрол блоков микропрограммного управлени | |
SU1615723A2 (ru) | Устройство дл обнаружени ошибок при передаче кодов | |
SU1157566A1 (ru) | Устройство магнитной записи сигналов цифровой информации | |
SU1095177A1 (ru) | Генератор псевдослучайных чисел | |
SU1130871A1 (ru) | Устройство дл контрол цифровых систем | |
KR20060086422A (ko) | 도출 클럭킹에 대한 데이터 밀도를 유지하기 위한 방법 및장치 |