SU1288700A1 - Устройство дл контрол цифровых блоков - Google Patents

Abstract

Изобретение относитс  к цифровой технике и может использоватьс  дл  контрол  блоков ЦВМ, содержащих микропроцессорные БИС. Цель изобретени - повышение достоверности контрол . Устройство содержит блок управлени , .блок синхронизации, генератор псевдо- : случайной последовательности, вычислительные блоки, совмещающие функцию генераторов теста сигнатурного анализа , блоки определени  входов/выходов, сумматоры по модулю два, блок индикации . Достоверность повышаетс  за счет того, что блоки определени  входов/выходов определ ют ситуацию, когда значение входа/выхода контролируемого блока в промежутках мелзду тактами контрол  измен ет свое состо ние. i 4 ил. (Л to 00 оо -Nj

Description

Изобретение относитс  к цифровой ехнике и может использоватьс  дл  онтрол  блоков ЦВМ, содержап;их микророцессорные БИС.

Цель изобретени  - повышение досоверности контрол .

На фиг. 1 представлена структурна  хема устройстваi на фиг. 2 - схема ычислительного блока; на фиг. 3 - хема блока определени  входа/выхода; на фиг. 4 - временные диаграммы работы блока управлени .

Устройство содержит вход 1 пуска блока управлени , генератор 2 псевдослучайной последовательности, п блоков 3.1-З.п определени  входов/выхоов (п - число входОБ/выходон контроируемого цифрового блока), п вычислительных блоков 4.1-4.П, N сумматоров 5 по модулю два, блок 6 индикации , контролируемый цифровой блок 7, триггер 8 пуска, одновибратор 9, элемент И 10, блок 11 синхронизации, счетчик 12 (длины) цикла контрол . Кроме того, i-й (i 1, ..., п) вы- числительньй блок (фиг. 2) содержит регистр 13 сдвига, сумматоры 14 и 15 по модулю два.

Блок определени  входов/выходов (фиг. 3) содержит элемент 16 коммутации , резистор 17, сумматор 18 по модулю два, элемент НЕ 19,В-триг- гер 20.

.Блок синхронизации обеспечивает потактное срабатывание цепей устройства . На втором выходе этого блока сигнал формируетс  с учетом времени срабатывани  контролируемого блока и с учетом срабатывани  цепей вычисительных блоков. Блок представл ет собой генератор с последовательно включенной линией задержки.

Элемент 16 коммутации с трем  состо ни ми представл ет собой коммутатор , значение логического уров- н  на выходе которого равно значению логического уровн  на его информационном входе при условии, что на управл ющий вход подан сигнал логического нул , в.противном случае выход принимает высокоимпедансное состо ние, например элемент, вход щий в состав интегральной микросхемы . ,

Каждьш вычислительный блок 4 используетс  в качестве генератора тестовых воздействий, если i-й вывод контролируемого цифрового блока

7  вл етс  входом. Каждый i-й блок 4 используетс  в качестве формировател  сигнатуры, если i-й вывод контролируемого цифрового блока 7  вл етс  вьгходом, или одновременно и как генератор тестовых воздействий, и как формирователь сигнатуры, если 1-й вывод контролируемого цифрового блока 7  вл етс  одной из линий двунаправленной шины. Причем в те такты процесса контрол , когда шина включена в режим приема информации, блок 4 используетс  в качестве генератора тестовых воздействий, когда же шина включена в режим выдачи информации с контролируемого цифрового блока, блок 4 используетс  как формирователь сигнатуры.

Генератор 2 используетс  как генератор т-последовательности дл  осуществлени  начальной загрузки блоков 4 и дл  обеспечени  функционировани  блоков 4 в качестве генераторов тпоследовательности .

Необходимость использовани  блоков 3 объ сн етс  следующим. В некоторые такты работы устройства могут создаватьс  ситуации, когда одновре

0

0

5

0

5

менно выполн ютс  следующие два услови  :

i-й вывод контролируемого цифрового блока 7  вл етс  выходом одной из линий двунаправленной шины, и в данный такт шина работает в режиме выдачи информацииJ

в рассматриваемьй такт работы устройства сигналы на выходе i-ro блока 4 и на i-м выводе контролируемого цифрового блока 7 имеют противоположные один по отношению к другому уровни логических сигналов.

Назовем такую ситуацию конфликтной . Рассмотрим два случа  возникновени  конфликтной ситуации на i-м выводе контролируемого цифрового блока 7, удовлетвор ющей первому условию.

Пусть в некоторый такт процесса контрол  i-й блок 4 вычислени  остатка выработал на своем выходе уровень логического нул , а на i-м выводе контролируемого цифрового блока 7 в то же такт был сформирован высокий логический уровень (логическа  единица ) . В этом случае нижний транзистор выходного каскада интегральной микросхемы, включенной на выходе блока 4, находитс  в режиме насыщени  и пр мое соединение выхода блока 4

и соответствующего вывода контролируемого цифрового блока 7 приводит к тому, что в точке их соединени  уровень jforH4ecKoro сигнала низкий (логический нуль). Таким образом, информаци  о контролируемом цифровом блоке 7 искажена, а нижний тран9 , которьй генерирует импульс сбро са, перевод щий все элементы устро ства в исходное состо ние. Триггер 20 переход т в нулевое состо ние 5 и открывают элементы 16 (фиг. 2), выходе которых по вл етс  уровень логического нул . Если на некоторо выводе контролируемого цифрового б ка присутствует уровень логической единицы, т.е. возникла конфликтна  ситуаци , то при достижении током, протекающим через резистор 17, вел

зистор выходного каскада интегральной микросхемы, включенной на выходе блока 4, перегружен за счет дополни- fO тельного тока, поступающего с выходного каскада контролируемого цифрового блока 7.

Пусть в некоторый такт работы i-й

.,с разность потенциалов между входами

блок 4 выработал на своем выходе вы- -

чины 1пор ГД пор минимальна

сумматора 18 по модулю два, при которой его выход находитс  в состо нии логической единицы; R - величи- .на резистора 17, котора  должна удовлетвор ть условию

сокий логический уровень (логическую единицу), а на i-м выводе контролируемого цифрового блока 7 в тот же такт бьш сформирован низкий логический уровень (логический нуль). Это приводит к тому, что при пр мом соединении выхода блока 4 и соответствующего вывода контролируемого цифрового блока 7 перегружен нижний транзистор выходного каскада контролируемого цифро- вого блока за счет дополнительного тока, протекающего через верхний транзистор выходного каскада интегральной микросхемы, включенной на выходе блока 4.

Таким образом, конфликтные ситуации , возможные в известном устройстве снижают достоверность контрол  и  вл ютс  недопустимыми. Их устранение

 вл етс  функцией активных блоков 3. 35 элемент 16 коммутации в третье сосУстройство работает следующим образом .

После включени  устройства, до прихода сигнала Пуск, содержимое сдви

говых регистров 13, счетчика 12 и состо ние триггера 20 могут быть произвольными. Состо ние триггера 8 до прихода сигнала Пуск - всегда нулевое, так как в случае установлени  единичного состо ни  в момент включени  питани  оба входа элемента И 10 имеют единичный уровень и, следовательно, блок 11 синхрониза-, ции работает в режиме генерации импульсов , которые поступают на счетный вход счетчика 12 до тех пор, пока на его выходе не по витс  уровень логического нул  и триггер 8 не будет переведен в нулевое состо ние , а блок 11 не прекратит вырабаты вать импульсы.

По приходу сигнала Пуск триггер 8 устанавливаетс  в единичное состо ние и запускает одновибратор

87004

9, которьй генерирует импульс сброса , перевод щий все элементы устройства в исходное состо ние. Триггеры 20 переход т в нулевое состо ние 5 и открывают элементы 16 (фиг. 2), на выходе которых по вл етс  уровень логического нул . Если на некотором выводе контролируемого цифрового блока присутствует уровень логической единицы, т.е. возникла конфликтна  ситуаци , то при достижении током, протекающим через резистор 17, вели fO разность потенциалов между входами

чины 1пор ГД пор минимальна 

сумматора 18 по модулю два, при которой его выход находитс  в состо нии логической единицы; R - величи- .на резистора 17, котора  должна удовлетвор ть условию

R

Уа..Е

- максимальна  величина тогде I

нглаке

ка нагрузки в случае, отсутстви  конфликтной ситуации, измен етс  логический уровень на выходе сумматора 18 по модулю два с нул  на единицу .

На входе установки в единицу триггера 20 возникает перепад логического уровн  из единицы в нуль, и триггер 20 устанавлибаетс  в единичное состо ние, тем самым перевод 

40

5

то ние с высокоимпедансным выходом. Таким образом, конфликтна  ситуаци  ликвидируетс . Величина тока 1„„а.кс

- и. - Ua

должна быть не более - --, где

R

5

Ц - величина напр жени , соответст- в тоща  максимально допустимому уровню логического нул  (например, дл  ТТЛ-схем и 0,4В); U - величина 5 напр жени  на выходе элемента 16 с трем  состо ни ми. Такое условие накладывает ограничени  на количество входов контролируемого цифрового блока, подключаемЕлх к выходу одного элемента 16.

После окончани  импульса сброса начинает работу блок 11. В течение первых k-n тактов работы (k - количество , разр дов сдвигового регистра. 13) происходит последовательное заполнение сдвиговых регистров 13 фрагментами т-последовательности с одновременным формированием сигнатур и подачей на контролируемый цифровой блок

0

.

7 тестовых наборов, содержащих большое количество нулей.. Включение выхода каждого i-ro блока 4 в обратную св зь i-ro сдвигового регистра 13 через соответствующий сумматор по модулю два коммутатора обеспечивает заполнение каждого i-ro сдвигового регистра фрагментами т-последователь ности, что исключает коррел цию тестовых сигналов между выводами контро лируемого цифрового блока 7,  вл ющимис  либо входами, либо лини ми двунаправленной шины. Генераци  т- последовательности обеспечиваетс  включением в обратную св зь сигнала логической единицы, обеспечивающей ненулевое состо ние сдвигового регистра 13 уже после первого тактового импульса. Генератор 2 построен, как .блоки, и через m.n тактов работы устройства гарантируетс  дальнейша  подача тестовых воздействий с веро тностью единиц в последовательности Р 0,5.

Каждьй последующий блок 4 функционирует как генератор т-последователь ности, что обеспечиваетс  включением в обратную св зь через соответствующий сумматор по модулю два сигнала коммутатора с выхода предьщущего i-r блока, генерирующего т-последователь ность. Подключение в обратную св зь сдвигового регистра 13 сигнала с выхода контролируемого цифрового блока 7 не приводит к нарушению веро тност ных свойств т-последовательности, генерируемой данным блоком 4 за счет суммировани  по модулю два выходного сигнала контролируемо,го цифрового блока 7 с т-последовательностью, вырабатываемой предьщущим блоком 4.

Послё Каждого тактового импульса с задержкой, равной времени распространени  логического сигнала с выхода блока 4 через блок 3, с второго вы- хода блока 11 синхронизации поступает импульс, переключающий триггер 20 в нулевое состо ние, так как сигнал на его информационном входе всегда имеет низкий логический уровень. Есл в t- й такт работы (t 1,2,..., k, где k - максимальное число тактов) не возникло конфликтной ситуации, то выход триггера 20 будет поддерживать нулевой уровень на управл ющем входе коммутатора 16 с трем  состо ни ми. Если в t-й такт возникла конфликтна  ситуаци , то за счет

10

15

20

25

5

887006

протекани  тока I 1 через резистор 17 на нем выделитс  падение напр жени  и , которое переведет выход сумматора 18 по модулю два в единичное состо ние, а коммутатор 16 с трем  состо ни ми переключитс  в третье состо ние. Конфликт будет устранен.

По приходу (t+1)-ro тактового импульса анализ на наличие конфликтной ситуации возобновл етс . Искажени  в выходной последовательности, получаемой на какой-либо линии двунаправленной шины контролируемого цифрового блока 7, обусловленные наличием в нем неисправности, вызывают изменени  в последовательности на выходе соответствующего блока 4, что приводит к тому, что в последующие такты процесса контрол , когда указанна  лини  двунаправленной шины функционирует, как вход контролируемого блока 7, подаваемые на нее воздействи  отличаютс  от воздействий , подаваемых на исправный цифровой блок 7, что, соответственно, про вл етс  в дальнейшем искажении выходной последовательности контролируемого цифрового блока 7. Указанное  вление повышает контролирующую способность устройства.

Количество тактов k работы устройства фиксировано, после выдачи последнего тестового с выхода счетчика 12 сброса триггера В, работа блока 11 синхронизации прекращаетс . Вычисленные остатки индицируютс , блоком 6 индикации и сравниваютс  с остатками , полученными в результате проверки исправного цифрового блока или математического моделировани .

Контролируемый цифровой блок считаетс  исправным, если указанные остатки совпадают.

Claims (1)

1. Формула изобре. те нн 

   воздействи  подаетс  сигнал

   40

   45

   Устройство дл  контрол  цифровых блоко-в, содержащее блок управлени , блок синхронизации, генератор псевдослучайной последовательности,и блоков определени  входов/выходов (п - число входов/выходов контролируемо- го цифрового блока), п вычислительных блоков и блок индикации, причем вход пуска устройства соединен с входом пуска блока управлени , выход признака начала работы которого соединен с входами сброса генератора псевдослучайной послеповательности п блоков определени  входов/выхйдов и п вычислительных блоков, выход признака начала контрол  блока управлени  соединен с входом пуска блока синхронизации, первый выход которого соединен с входами: синхронизации генератора псевдослучайной последовательности и вычислительных блоков и тактовым входом блока управлени , выходы п вычислительных блоков соединены с информационными входами п блоков определени  входов/выходов , выходы которых соединены с соответствующими входами/выходами контролируемого цифрового блока, группы выходов всех вычислительных блоков соединены с входами блока индикации, причем блок управлени  содержит триггер пуска, одновибратор, элемент И, счетчик цикла контрол , причем инверсный вход триггера пуска соединен с входом пуска блока управлени , выход триггера пуска соединен с входом одновибратора и первым входом элемента И, выход которого соединен с выходом признака начала контрол  блока управлени , инверсньй выход одновибратора соединен с вторым входом элемента И и с выходом признака начала работы блока управлени , пр мой выход одновибратора соединен с входом сброса счетчика цикла контрол , выход переполнени  которого соединен с инверсным входом сброса триггера пуска счетный вход счетчика цикла контрол  соединен с тактовым входом счетчика цикла контрол , каждый i-й (i 1, .. . , п) вычислительный блок содержит регистр сдвига и два сумматора,причем вход синхронизации i-ro вычислительного блока соединен с входом синхронизации регистра сдвига, группа выходов которого соединена с группой выходов i-ro вычислительного блока , k-й выход регистра сдвира (где k - число тестов) соединен с первым входом первого сумматора по модулю два, выход второго сумматора по модулю два соединен с информационным входом регистра сдвига, инверсный вход сброса которого соединен с вхо

   5

   0

   5

   дом сброса i-ro вычислительного блока, а каждый i-й блок определени  входов/выходов содержит D-триггер, элемент НЕ и элемент коммутации,причем инверсный R-вход D-триггера соединен с входом сброса i-ro блока определени  входов/выходов, отличающеес  тем, что, с целью повышени  достоверности контрол ,устройство содержит п сумматоров по модулю два, а в каждьй i-й вычислительный блок введен ограничительный ре- зисфор и сумматор по модулю два,причем второй выход блока синхронизации соединен с входом синхронизации п блоков определени  входов/выходов, выход генератора псевдослучайной последовательности соединен с первым входом первого сумматора по модулю два, выходы п сумматоров соединены с информационными входами п вычислительных блоков, первые входы сумматоров по модулю два с второго по п-й включительно соединены с выходами вычислительных блоков с первого по (п-1)-й соответственно, вторые входы п сумматоров соединены с выходами п блоков определени  входов/выходов , причем в i-M вычислительном блоке i-й выход регистра Сдвига соединен с вторым входом первого сумматора по модулю два, выход которого соединен с первым входом второго сумматора по модулю два, вто- 5 рой вход которого соединен с информационным входом i-ro вычислительного блока, а в каждом i-м блоке определени  входОБ/выходов выход D-триггера соединен с управл ющим входом элемента коммутации, информациоиньй вход которого соединен с информационным входом i-ro блока определени  входов/выходов, выход элемента коммутации соединен с первым входом сумматора по модулю два и через ограничительный резистор с вторым входом сумматора по модулю два и с выходом i-ro блока определени  входов/выходов , выход сумматора по модулю два соединен через элемент НЕ . с инверсным S-входом D-триггера, D - вход которого подключен к шине нулевого потенциала устр- ройства.

   0

   5

   0

   Фиг. 2

   Редактор В.Петраш

   Заказ 7810/48 .Тираж 673Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   е-- .ьв-.-в Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна j 4

   Составитель А.Сиротска 

   Техред Л.Олейник Корректор Л.Пилипекко