SU1096652A1 - Устройство дл функционального контрол цифровых логических элементов - Google Patents
Устройство дл функционального контрол цифровых логических элементов Download PDFInfo
- Publication number
- SU1096652A1 SU1096652A1 SU813347927A SU3347927A SU1096652A1 SU 1096652 A1 SU1096652 A1 SU 1096652A1 SU 813347927 A SU813347927 A SU 813347927A SU 3347927 A SU3347927 A SU 3347927A SU 1096652 A1 SU1096652 A1 SU 1096652A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- output
- inputs
- input
- outputs
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ ЦИФРОВЫХ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ, содержащее тактовый генератор , счетчик, мультиплексор и сигнатурный анализатор, причем выход тактового генератора соединен с входом счетчика и тактовым входом сигнаIтурного анализатора, информационный вход которого соединен с выходом мультиплексора, о-тличающеес тем, что, с целью расширени й-класса контролируемых элементов, оно содержит генератор псевдослучайных кодов, блок токовых ключей, блок фиксации соединени вход - выход и сумматор по модулю два, причем группа выходов генератора псевдослучайных кодов через блок токовых ключей соединена с группой входов контролируемого элемента, группа выходов которого соединена с группой входов блока фиксации соединени вход - выход и первой группой входов сумматора по модулю два, втора группа входов которого соединена с группой выходов блока фиксации соединени вход - выход , а группа выходов соединена с группой информационных входов: мул 1;р (Л плексора, группа управл ющих входов которого соединена с группой выходов счетчика, первый и второй разр д-t ные выходы которого соединены с вхо§ дами задани окна измерени сигнатурного анализатора, выход тактового генератора соединен с тактовым входом генератора псевдослучайных кодов.
Description
Изобретение относитс к вычислительной технике и автоматике и може быть использовано цл контрол интегральных микросхем, а также дл поиска неисправных микросхем, обрыВОВ и замыканий на печатных платах Известно устройство дл контрол логических блоков, содержащее блок управлени , генератор псевдослучайных кодов, накапливающий сумматор, элементы И и блок свертки. Выходы генератора псевдослучайных кодов и выходы контролируемого элемента сое динены с соответст зующими входами элементов И, выходы элементов И сое диваны с входами блока свертки, вых ды которого соединены с входами нак ливающегос сумматора, выход накапливающего сумматора вл етс выходо устройства 1 j . Наиболее близким к изобретению вл етс устройство дл функциональ но-параметрического контрол логических элементов, с:одержащее тактов генератор, счетчик, мультиплексор и сигнатурный анализатор, причем вы ход тактового генер)атора соединен с входом счетчика и тактовь м входом сигнатурного анализатора, информаци онный вход которого соединен с выхо дом мультиплексора 2j, Однако известные устройства не обеспечивают возможности контрол логических элементов с обратными св з ми и с двyxнaпpaвлeнны и цеп ми информации. Целью изобретени вл етс расширение класса контролируемых элементов . Поставленна цель достигаетс тем5 что устройство дл функционал ного контрол цифровых логических элементовS содержащее тактовый генератор , счетчик, мультиплексор и сигнатурный анализатор, причем выход тактового генератора соединен входом счетчика и тактовым входом сигнатурного анализатора, информационный вход которого соединен с вы ходом мультиплексора, содержит генератор псевдослучайных кодов, бло токовых ключей, блок фиксации соединени вход - выход и сут- матор по модулю два причем группа выходов генератора псевдосл;уАчайных кодов через блок токовых ключей соединен с группой входов контролируемого элемента, группа вьпсодов которого соединена с группой входов блока фиксации соединени вход - выход и первой группой входов сумматора по модулю два, втора группа входов которого соединена с группой выходов блока фиксации соединени вход - выход , а группа выходов соединена с группой информационных входов мультиплексора , группа управл ющих входов которого соединена с группой выходов счетчика, первый и второй разр дные выходы которого соединены с входами задани окна измерени сигнатурного анализатора, выход тактового генератора соединен с тактовым входом генератора псевдослучайных кодов. На чертеже изображена структурна схема устройства дл функционального контрол цифровых логических элементов. Устройство содержит тактовый генератор 1, выход которого соединен с входом счетчика 2 и с тактовым входом сигнатурного анализатора 3. Информационный выход сигнатурного анализатора 3 соединен с выходом мультиплексора 4, Группа выходов генератора 5 псевдослучайных кодов через блок 6 токовых ключей соединена с группой входов контролируемого {цифрового логического) элемента 7. Группа выходов контролируемого элемента 7 соединена с группой входов блока 8 фиксации соединени вход - выход и первой группой входов сумматора 9 по модулю два. Втора группа входов сумматора 9 по модулю два соединена с группой выходов блока 8 фиксации соединени вход - выход, а группа вькодов соединена с группой информационных нходов мультиплексора 4. Группа управл ющих входов мультиплексора 4 соединена с группой выходов счетчика 2, первый и второй разр дные выходы которого соединены с входами задани окна измерени сигнатурного анализатора 3. Вьрсод тактового генератора 1 соединен с тактовым входом генератора 5 псевдослучайных кодов. Устройство работает следующим образом . При включении питани тактовый генератор 1 начинает вырабатывать сигналы максимальной частоты работы контролируемого элемента 7. По
фронту синхронизации (например, заднему ) на генераторе 5 псевдослучайных кодов формируетс тестовое слово , которое через блок 6 токовых ключей подаетс на все контакты разъемов контролируемого элемента 7. Контролируемый элемент 7, обработав тестовое слово, переключаетс в новое логическое состо ние выходных контактов разъема, которое поступает -на первую группу входов сумматора 9 по модулю два. Втора группа входов сумматора 9 по модулю два подключаетс к блоку 8 фиксации соединени вход - выход, определ ющему факт соединени вход - выход. При определении факта соединени вход выход (логическа единица +2, 4 В нэ соответствующем выходе блока 8 фиксации соединени вход - выход) сумматор 9 по модулю два инвертирует информацию определ емую блоком 6 токовых ключей на концевом разъеме.
и подает верную информацию на вход , мультиплексора 4, котора далее поступает на сигнатурный анализатор 3. По фронту сигнализации (например, заднему) счетчик 2 осуществл ет подсчет импульсов синхронизации. При подсчете определенного числа импульсов синхронизации он выдает сигналы дл тестировани следующего разъема тестируемого блока, а также формирует сигналы старт/стоп сигнатурного анализатора 3. Контуры обратных св зей необходимо либо вывести на концевой разъем контролируемого элемента 7, либо обеспечить возможность подключени (например, через металлизированное отверстие) выхода блока 6 токовых ключей.
Изобретение обеспечивает возможность контрол элементов с обратными св з ми и обладает повьшенной надежностью.
Claims (1)
- УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ ЦИФРОВЫХ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ, содержащее тактовый генератор, счетчик, мультиплексор и сигнатурный анализатор, “причем выход тактового генератора соединен с входом счетчика и тактовым входом сигнатурного анализатора, информационный вход которого соединен с выходом мультиплексора, о-тличающеес я тем, что, с целью расширения класса контролируемых элементов, оно содержит генератор псевдослучайных кодов, блок токовых ключей, блок фиксации соединения вход - выход и сумматор по модулю два, причем группа выходов генератора псевдослучайных кодов через блок токовых ключей соединена с группой входов контролируе мого элемента, группа выходов которого соединена с группой входов блока фиксации соединения вход - выход и первой группой входов сумматора по модулю два, вторая группа входов которого соединена с группой выходов блока фиксации соединения вход - вы ход, а группа выходов соединена с группой информационных входов'мульфдплексора, группа управляющих входов которого соединена с группой выходов счетчика, первый и второй разряд-t ные выходы которого соединены с входами задания окна измерения сигна- турного анализатора, выход тактового генератора соединен с тактовым входом генератора псевдослучайных кодов.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813347927A SU1096652A1 (ru) | 1981-10-16 | 1981-10-16 | Устройство дл функционального контрол цифровых логических элементов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813347927A SU1096652A1 (ru) | 1981-10-16 | 1981-10-16 | Устройство дл функционального контрол цифровых логических элементов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1096652A1 true SU1096652A1 (ru) | 1984-06-07 |
Family
ID=20980376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813347927A SU1096652A1 (ru) | 1981-10-16 | 1981-10-16 | Устройство дл функционального контрол цифровых логических элементов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1096652A1 (ru) |
-
1981
- 1981-10-16 SU SU813347927A patent/SU1096652A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР №643877, кл. G 06 F 11/00, 1976. 2. Авторское свидетельство СССР № 830391, кл. G 06 F 11/26, 1979 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6545508B2 (en) | Detection of clock signal period abnormalities | |
US4328583A (en) | Data bus fault detector | |
US3895349A (en) | Pseudo-random binary sequence error counters | |
SU1096652A1 (ru) | Устройство дл функционального контрол цифровых логических элементов | |
KR19980061837A (ko) | Ipc의 이중화 버스 클럭 감시 회로 | |
US3586878A (en) | Sample,integrate and hold circuit | |
US5126594A (en) | Voltage spike detection circuit for use in detecting clock edge transitions within a serial communication system | |
KR100236727B1 (ko) | 주기발생장치 | |
SU1573545A1 (ru) | Устройство дл детектировани ошибок | |
SU1367015A1 (ru) | Устройство дл контрол логических блоков | |
SU1624459A1 (ru) | Устройство дл контрол логических блоков | |
SU1509897A1 (ru) | Сигнатурный анализатор | |
SU1262430A1 (ru) | Устройство дл испытани электронных логических схем | |
KR19990053199A (ko) | 테스트를 위한 고속 싱크로너스 메모리 소자 | |
SU1716483A1 (ru) | Устройство дл контрол состо ний сложных динамических систем | |
RU2017209C1 (ru) | Сигнатурный анализатор | |
JPH0495426A (ja) | Crc誤り検出回路 | |
KR100332205B1 (ko) | 클럭신호모니터회로 | |
SU1288700A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1180898A1 (ru) | Устройство дл контрол логических блоков | |
SU1732301A1 (ru) | Выходной узел тестера | |
SU1730713A1 (ru) | Цифровой частотный детектор | |
SU1354195A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1256032A1 (ru) | Устройство дл контрол логических блоков | |
SU551573A1 (ru) | Устройство дл испытани логических блоков |