JPS62183100A - スタテイツク型ランダムアクセスメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、スタティック型ランダムアクセスメモリ装置
に係わり、詳しくはメモリ装置の検査工程において短時
間にメモリ素子の機能を横置できるスタティック型ラン
ダムアクセスメモリ装置に関する。

〈従来の技術〉 第２図は従来のスタテイ、り型ランダムアクセスメモリ
装置の１つの記憶素子を示しており、１゜２はＰチャン
ネル型ＭＯ８Ｉ−ランジヌタ（以下、ＰＭＯ８とい’）
）３．４とＮｆヤ７ネｈ型ＭＯｓトランジスタ（以下、
ＮＭＯ８という）５，６とでそれぞれ構成され、正電圧
源７と接地端子８との間に介在するインバータであり、
ＰＭＯ８３。

４とＮＭＯ８５，６とはそ扛ぞｎ／　−ト９　、１０で
接続されている。ＰＭＯ８ＩＩ、１２のチャンネルを介
して正電圧源７に接続可能なデータ線１３゜１４はＮＭ
Ｏ８ｌ　５　、１６のチャンネルを介してノード１０．
９にそれぞれ接続可能であり、　ＰＭＯ８１１，１２の
ケートはプリチャージ指令信号線１７に共通しテ接続す
レ、ＮＭＯ８１５，１６のケートはアドレス信号線１８
に共通して接続されている。

データ線ｉ３．ｉ４は図示していないデータ入出力回路
に接続されており、このデータ入出力回路の電荷排出能
力は、ＰＭＯ８３，４の電荷供給能力より太きい。また
、ＮＭＯＳ　５　、６の電荷排出能力も大きい。

次に、かかる従来のスタティック型ランダムアクセスメ
モリ装置の製造後の検査方法を述べ扛は以下の通りであ
る。

検査工程においては、まず、アドレス信号線にハイレベ
ルのアドレス信号Ｓ１を印加し、ＮＭＯ８１５，１６を
オン状態にした後、データ入出力回路によりデータ線１
３．１４を異なる電圧レベル、例えば、データ線１３を
ローレベルに、テークｉｌ　４’ｚハイレベルに移行さ
せ、これらデータ線１３．１４の電圧をオン状態にある
ＮＭＯ８１５゜１６を通してＰＭＯ８３とＮＭＯ８５の
ケートおよびＰＭＯ８４とＮＭＯ８６のゲートにそれぞ
れ印加する。その結果、ＰＭＯ８３とＮＭＯ８６とがオ
ン状態に、ＮＭＯ８５とＰＭＯ８４とがオフ状態にそれ
ぞれなり、インバータｌはハイレベルを、インバータ２
はローレベルをそれぞれ出力し、かつ、記憶する。

次に、インバータ１，２の動作を検査するため、ます、
プリチャージ指令信号線１７にローレベルのプリチャー
ジ指令信号Ｓ２を印加し、ＰＭＯ８１１，１２ｅオン状
態に移行させ、データ線１３゜１４を略正電圧源に等し
くフ゛リチャージする。

続いて、プリチャージ指令信号線１７をハイレベルに移
行させ、ＰＭＯ８ＩＩ　、１２にオフさせた後、アドレ
ス信号８１を印加してＮＭＯ８１５゜１６をオンさせる
。そうすると、インバータ１ではＰＭＯ８３が、インバ
ータ２ではＮＭＯ８６がそれぞれオン状態なので、デー
タ線１３の電荷はＮＭＯ８６のチャンネルを介して接地
端子に放電さｎるものの、データ線１４の電圧はハイレ
ベルのままに留まり、入出力回路はテーク＆１１３．１
４の電圧差に基き、インバータ１，２で構成さ扛る記憶
素子に記憶されている二値チーフッ判別し、出カラーる
ので、当初この記憶素子に記憶させた二値テークと比較
して、正常な記憶動作かなされていたか否かを判断する
。

〈発明の解決しようとする問題点〉 上記構成に係わるスタティック型ランダムアクセスメモ
リ装置にあっては、インバータ１，２を構成するＭＯ８
３〜６に不可避的な寄生容量があり、また、ノード９，
１０とＭＯ８３〜６とを結ぶ配線も寄生容量を有してい
るので、こｎらに基く等価容−３ｉ１９が形成される（
第３．第４図参照）。

その結果、インバータｌのＰＭ０８３が機能せず、第３
図に示されているように、ノード９が正［庄原に接続不
能になっており、インバータ１を）・イレペルに、イン
バータ２をローレベルに設定しようとしても、インバー
タ１をハイレベルに設定できない場合でも、その後デー
タ線１３．１４にハイレベルにプリチャージすると、等
１曲Ｗｉ１９に正電荷が蓄積烙れ、インバータ２のＰＭ
Ｏ８４はオフ状態に、ＮＭＯ８６はオン状態になる。し
たがって、データ線１３の電荷はＮＭＯ８６を介して接
地さｎ、プリチャージの直後は、くンバータ１．２共、
あたかも正常に動作しているかの如く、データ線１３が
ローレベルに、データ線１４がハイレベルになる、。

一方、第４図に示されているように、インバータｌ（Ｄ
ＮＭＯ８５が接地端子に接続されていない場合も、デー
タ線１３を）・イレベルに、データ線１４をローレベル
に設定すると、２ＭＯ８３はオフ状態となり、ＰＭＵＳ
４はオン状態、ＮＭＯ８６はオフ状態になるので、ノー
ド９は接地されていなくても、あたかも、記憶素子が正
常に動作しているかの如くなる。そこで、データｉ１３
．１４金正電圧にプリチャージし、ＮＭＯ８１５，１６
をオン状態にすると、その直後には、データ線１４の電
圧はデータ線の浮遊容量と等価容量１９とで定まる値に
低下するので、データ線１３はノ・イレベルＫ、ｆ−１
線１４は略ローレベルになり、等価容ｉ１９の値によっ
ては、インバータ１．２が正常であるかの如く検出さｎ
る。

そこで、かかる等価容量１９による誤判断を防止するに
は、ＮＭＯ８１５，１６をオン状態にした後、ＰＭＯ８
４のリーク電流等により、等価容量の影響が無視できる
まで待たなければならず、各記憶素子について等価容量
１９の電荷保持期間（例えば、約１０秒）以上の検査時
間を要し、集積度の向上に伴い、１つの記憶装置の検査
に長時間を必要とするという問題点があった。

一方、ＰＭＯ８４等のリーク電流を増加を図り、等価容
量の電荷保持期間を短縮するには、メモリ装置を高温（
約８０℃〜１００℃）にしなければならず、検査装置が
大型化し、検査費用が上昇するという問題点があった。

〈問題点を解決するための手段〉 本願発明は、１対のインバータの一方の出力をローレベ
ルに、他方をハイレベルに設定した後、１対のデータ線
を第１基準電位にプリチャージし、続いて、１対のデー
タ線をそれぞれ第１ノードと第２ノードとに接続すると
共に、第１テスト信号に基き、インバータを構成するＰ
チャンネル型電界効果トランジスタのオン抵抗値より大
きな抵抗ｇＬヲ有する第１テスト手段により１対のデー
タ線を第２基準電位に接続するか、若しくは、第２テス
ト信号に基き、インバータを構成するＮチャンネル型電
界効果トランジスタのオン抵抗値より大きな抵抗値を有
する第２テスト手段にエリ１対のデータ線を第１基準電
位に接続することにより、インバータに不可避的に寄生
する容量の電荷を速かに排除し、インバータの異常を直
ちに顕在化せしめると共に、正常なインバータの機能に
は、抵抗値の相違により、影Ｉ＃を与えないようにした
ことを要旨とする。

〈実施例〉 第１図は１本発明の一実施例を示す電気回路図であり、
図中、従来のメモリ装置と同−構成部分には、同一符号
のみ付して説明は省略する。

データ線１３．１４は抵抗２０．２１に接続されており
、これら抵抗２０．２１は、それぞれ２ＭＯ８２２，２
３とＮＭＯ８２４，２５とに並列接続されている。２Ｍ
Ｏ８２２，２３は正電圧源７に、ＮＭＯ８２４，２５は
接地端子８にそれぞれ接続され、２ＭＯ８２２，２３の
オン抵抗、またはＮＭＯ８２４，２５のオン抵抗値と、
抵抗２０２１の抵抗値の合計は、ＮＭＯ８５，６または
２ＭＯ８３，４のオン抵抗値より大きい。ＮＭＯ８２４
，２５とこれに接続する接地端子８は抵抗２０゜２１と
共に第１テスト手段２６を構成しており。

２ＭＯ８２２，２３とこれに接続する正電圧源７は抵抗
２０．２１と共に第２テスト手段２７を構成している。

ＮＭＯ８２４，２５のゲートには、第１テスト信号Ｓ３
の印加される第１テスト信号線２８が接続されており、
２ＭＯ８２２，２３のゲートには、第２テスト信号Ｓ４
の印加される第２テスＩｆ号線２９が接続されている。

次に、製造工程終了後の検査工程における作用について
説明する。まず、第５図に示されている如く、２ＭＯ８
３が機能せず、ノード９が正電圧源７に接続不能の場合
について説明する。この場合、従来と同様、例えば、デ
ータ線１３をローレベルに、データＮ１４をハイレベル
に設定しても、ノード９は正電圧源７には接続されず、
ノード１０はＮＭＯ８６を介して接地されている。そこ
で、プリチャージ指令信号Ｓ２を印加し、ＰＭＯ８ＩＩ
。

１２を介してデータ線１３．１４を正電圧源７に接続し
、データ線１３．１４を略正電圧源と同レベルにプリチ
ャージした後、アドレス信号ＳｌによりＮＭＯ８１５，
１６をオン状態にし、データ線１３．１４とノード１Ｏ
２９とを接続する。すでに述べた如く、ＮＭＯ８６はオ
ン状態なので、データ線１３の電荷はＮＭＯ８６を介し
て接地され、ローレベルに移行するものの、データ線１
４は、ノード９が正電圧源７に接続されていなく又も、
等価容量１９に蓄積された電荷にエリハイレベルに保た
れる。

ここで、ハイレベルの第１テスト信号線２８に印加する
と、ＮＭＯ８２４，２５１１″１．オンとなり、データ
線１４が接地ちれるので、等価容量１９の電荷は放電さ
れ、インバータ２は反転する。その結果、ノード１０が
ハイレベルになり、データ線１３もハイレベルに移行す
るので、データ入出力回路社データ線１３の電圧が当初
の設定状態と異なることを検知し、インバータｌの異常
を判別する。

一方、第６図に示芒れているようにＮＭＯ８５が機能せ
ず、ノード９が接地端子８に接続不能の場合については
、データ線１３がハイレベルに、データ線１４がローレ
ベルに設定されたときの作用を説明する。この場合も、
ノード９は接地されていないにもかかわらず、ノード９
Ｖｉローレベルを保持している。そこで、プリチャージ
指令信号Ｓ２に基き、データ線１３．１４を略正電圧源
７と同′亀圧にプリチャージし、アドレス信号Ｓ１に基
きＮＭＯ８１５，１６をオンにすると、データ線１３．
１４はノード１０，９に接続される。ノードＩＯＫはＰ
ＭＯ８４を介して正電圧が印加式れているので、データ
線１３はハイレベルを維持するものの、データ線１４は
、データｉ１４の浮遊容量と等価容量とによって定まる
電圧まで降下する。そこで、ローレベルの第２テスト信
号線２９に第２テスト信号Ｓ４を印加すると、ＰＭＯ８
２２゜２３がオンになり、データ線１４が正電圧源７に
接続されるため、ノード９はハイレベルに移行し、イン
バータ２は出力を反転する。その結果、データ線１３は
ＮＭＯ８６を介して接地されローレベルに移行し、デー
タ！ｓ１３は当初設定された状態と異なるようになり、
インバータｌの異常が判別さ扛る。

ここで、インバータ１が正常な場合について言及すれば
、第１テストｊ＝号Ｓ３によりデータ線１４が接地され
ても、ＰＭＯ８３のオン抵抗値は第１テスト手段２６の
合計抵抗値より小さいので、ノード９およびデータ線１
４はハイレベルに保たれ、インバータ２は反転せす、デ
ータ線１３１”ｍローレベルを維持する。同様に、ＮＭ
Ｏ８５のオン抵抗値は第２テスト手段２７の抵抗値より
小宴いので。

第２テスト信号Ｓ４に基つき、データ線１４が正電圧源
７に接続されても、正電圧源７から供給される電流はＮ
ＭＯ８Ｓを介して接地され、ノード９はローレベルを維
持する。よって、インバータ２は反転ぜす、データ線１
３はハイレベルケ維持する。

次に、第７図に示す工うに、ノード９がデータ線１４に
接続ちれていないときは、第５図おＬび第６図に関する
説明が共に妥幽し、データ線１３の電圧の変化に工り異
常が判別される。

なお、第１テスト手段２６と第２テスト手段２７とは、
ＮＭＯ８２４，２５とＰＭＯ８２２，２３とのみでそれ
ぞれ構成してもよく、これらＭＯＳのオン抵抗値を大き
くすれば、抵抗２０．２１を省略してもよい。

く効果〉 以上説明してきたようＫ、本願発明によれば、データ線
に接続された第１テスト手段と第２テスト手段とを設け
、インバータの出力状態をチェックするためにデータ線
のプリチャージ後第１テスト手段、または第２テスト手
段をオン状態に反転させるようにしたので、インバータ
の寄生容量の電荷を放電することかでき、データ線のプ
リチャージ直後でもインバータの出力状態を正確にチェ
ックできることから、検査時間を短縮できるという効果
を有する。

また、インバータの寄生容重を第１基準電位または第２
基準電位に接続し放電するので、常温でも速かに寄生容
量の電荷の放電がなされることから、検査装置が簡単な
構造にでき、検査に要するコストヲ低下できるという効
果も有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示す電気回路図、第２図は
従来例を示す電気回路図、第３図および第４図は第２図
に示されたメモリ装置の欠陥例を示す電気回路図、第５
図、第６図および第７図は第１図示された一実施例に係
わるメモリ装置の欠陥例を示す電気回路図である。 ｌ・・・・・・第１インバータ、２・・・・・・第２イ
ンバータ、３・・・・・・第１Ｆチャンネル型電界効果
トランジスタ、４・・・・・・第２Ｐチャンネル型電界
効果トランジスタ、５・・・・・・第１Ｎチャンネル型
電界効果トランジスタ、６・・・・・・第２Ｎチャンネ
ル型電界効果トランジスタ、７・・・・・・第１基準電
位、８・・・・・・第２基準電位、９・・・、・・第１
ノード、１ｏ・・・・・・第２ノード、７．１０　。 １２・・・・・・プリチャージ手段、１３・°°・・・
一方のデータ線、１４・パ・・・他方のデータ線、１５
・・・・・・第１ゲートトランジスタ、１６・・・・・
・第２ゲートトランジスタ、２６−°゛・°゛第１テス
ト手段、２７・・・・・・第２テスト手段、Ｓｌ−°・
パアドレス信号、Ｓ２・・・・・・プリチャージ指令信
号、Ｓ３・・・・・第１テスト信号、Ｓ４・・・・・・
第２テスト信号。 代理人　弁理士　　内　原　　　音 第５図 第２図 弔３図 第４図

Claims (1)

【特許請求の範囲】
1. 　第１基準電位と第２基準電位との間に介在しそれぞれ
   のゲートが第１ノードに接続された第１Ｐチャンネル型
   電界効果トランジスタと第１Ｎチャンネル型電界効果ト
   ランジスタとを第２ノードを通して直列に接続した第１
   インバータと、第１基準電位と第２基準電位との間に介
   在しそれぞれのゲートが第２ノードに接続された第２Ｐ
   チャンネル型電界効果トランジスタと第２Ｎチャンネル
   型電界効果トランジスタとを第１ノードを通して直列に
   接続した第２インバータと、１対のデータ線と、一方の
   データ線と第１ノードとをアドレス信号に基き導通また
   は遮断する第１ゲートトランジスタと、他方のデータ線
   と第２ノードとをアドレス信号に基き導通または遮断す
   る第２ゲートトランジスタと、プリチャージ指令信号に
   基き１対のデータ線を略第１基準電位にまでプリチャー
   ジするプリチャージ手段とを備えたスタティック型ラン
   ダムアクセスメモリ装置において、第１テスト信号に基
   きオフ状態からオン状態に反転して１対のデータ線を第
   ２基準電位に導通させる第１および第２Ｐチャンネル型
   電界効果トランジスタのオン抵抗値より大きな抵抗値を
   有する第１テスト手段と、第２テスト信号に基きオフ状
   態からオン状態に反転して１対のデータ線を第１基準電
   位に導通させる第１および第２Ｎチャンネル型電界効果
   トランジスタのオン抵抗値より大きな抵抗値を有する第
   ２テスト手段とを設けたことを特徴とするスタティック
   型ランダムアクセスメモリ装置。