KR20050033824A - 프로그래밍시에 전원 사이에 안티퓨즈와 직렬로 삽입된트랜지스터가 1단인 안티퓨즈 프로그래밍 회로 - Google Patents

프로그래밍시에 전원 사이에 안티퓨즈와 직렬로 삽입된트랜지스터가 1단인 안티퓨즈 프로그래밍 회로 Download PDF

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Abstract

본 발명의 안티퓨즈 프로그래밍 회로는 복수의 안티퓨즈와, 복수의 안티퓨즈로부터 프로그래밍하는 안티퓨즈를 선택하는 제 1의 트랜지스터와, 제 2의 트랜지스터를 갖는다. 그리고, 제 1의 트랜지스터의 게이트에는 안티퓨즈를 선택하기 위한 선택 신호가 인가되고, 제 1의 트랜지스터의 소스에는 제 1의 전원에 접속된다. 또한, 제 2의 트랜지스터의 드레인에는 제 2의 전원에 접속되고, 제 2의 트랜지스터의 소스에는 제 1의 트랜지스터의 드레인이 접속된다. 또한, 안티퓨즈의 한쪽의 단자에는 프로그래밍 전압이 인가되고, 다른쪽의 단자에는 제 1의 트랜지스터의 드레인이 접속된다.

Description

프로그래밍시에 전원 사이에 안티퓨즈와 직렬로 삽입된 트랜지스터가 1단인 안티퓨즈 프로그래밍 회로{ANTIFUSE PROGRAMMING CIRCUIT IN WHICH ONE STAGE OF TRANSISTOR IS INTERPOSED IN A SERIES WITH ANTIFUSE BETWEEN POWER SUPPLIES DURING PROGRAMMING}
기술 분야
본 발명은 반도체 기억 장치의 안티퓨즈 프로그래밍 회로에 관한 것이다.
종래의 기술
종래, 반도체 기억 장치에서는, 결함에 의해 불량으로 된 메모리 셀을 예비의 메모리 셀로 치환하여, 수율을 향상시키는 방법이 채용되고 있다.
이와 같은 방법의 종래예로서, 도 1에 도시한 바와 같은, 안티퓨즈를 프로그래밍(파괴)하기 위해, 고전압을 외부에서 인가하도록 한 것이 제안되어 있다(예를 들면, 2000 IEEE International Solid-State Circuits Conference, ISSCC 2000/SESSION 24/DRAM/PAPER WP24.8, P.406-407을 참조). 또한, 도 2에 도시한 바와 같은, 내부에서 생성한 부전압을 인가하도록 한 것이 제안되어 있는(예를 들면, 2001 Symposium on VLSI Circuits Digest of Technical Papers, "A Post-Package Bit-Repair Scheme Using Static Latches with Bipolar-Voltage Progranmable Antifuse Circuit for High-Density DRAMs", P.67-68을 참조).
도 1에서는, 프로그래밍시에는, 절점(VPRG)이 VDD 이상의 고전압(VPP)으로 된다. 선택 신호(SEL)가 트랜지스터(M21)의 게이트에 입력된다. 이 때, 트랜지스터(M21)에서 선택된 안티퓨즈(AF)의 절점(Lo)은 VSS로 되기 때문에, 안티퓨즈(AF)는 프로그래밍된다. 또한, 비선택의 안티퓨즈의 절점(N3)은, 트랜지스터(M21)가 오프이기 때문에 VDD로 된다. VDD-VTN 이상의 레벨에서는, NMOS·M26이 오프로 되기 때문에, 프로그래밍되지 않는다. 또한, 프로그래밍되어 양단이 도통하고 있는 안티퓨즈(AF)에서는, 절점(Lo)이 VPP 레벨로 되어도, NMOS·M26은 오프이기 때문에, 리크 전류는 흐르지 않는다. 즉, PMOS·M25는 비파괴 안티퓨즈의 Lo 절점을 VPP-VTN까지 충전하여 안티퓨즈 양단의 차전위를 완화하는 기능을 담당하고 있고, NMOS·M26은 파괴가 끝난 안티퓨즈를 통하여 리크 전류가 흐르지 않도록 차단하는 기능을 담당하고 있다.
도 2은, 도 1의 극성이 반대로 된 것에 상당한다.
또한, 특개2OO1-243787호 공보(제 1페이지, 도 1)에는, 부전압을 인가하는 프로그래밍 회로에 있어서, 부전압 발생 수단의 출력단을 접지단에 접속시키는 기술이 개시되어 있다.
그런데, 안티퓨즈를 프로그래밍하기 위해서는, 고전압을 인가하고, 전류를 흘릴 필요가 있다. 상기 종래예에서는, 프로그래밍시에 양 전원 단자 사이에 안티퓨즈와 직렬로 삽입되는 트랜지스터는 2단(段)이기 때문에(도 1의 NMOS·M21과 NMOS·M26, 도 2의 NMOS·M33과 NMOS·M38), 전압 강하를 억제하고 나서 전류 능력을 확보하면, 트랜지스터의 점유 면적이 커져 버린다.
도 1의 종래예에서, NMOS·M26을 삭제하여, 트랜지스터를 1단(段)으로 한 경우, 절점(Lo)(N3)이 VPRG로 됐을 때, VDD에 접속되는 PMOS·M25는 오프로는 되지 않고, VPRG-VDD 사이에 리크 전류가 흐르게 된다. 이 때문에, 칩 위에 다수 존재하는 안티퓨즈를 프로그래밍함에 따라서, VPP(VPRG)의 전위가 저하되고, 인가 전압·전류도 함께 저하되게 되고, 안정되게 안티퓨즈를 프로그래밍할 수 없게 된다.
본 발명의 목적은, 상기 종래 기술의 결점을 개량하고, 안티퓨즈 프로그래밍을 안정되게 행함과 함께, 회로의 소자 수를 적게 한 안티퓨즈 프로그래밍 회로를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명은 이하와 같은 구성을 채용한다. 즉, 본 발명의 안티퓨즈 프로그래밍 회로는, 복수의 안티퓨즈와, 복수의 안티퓨즈로부터 프로그래밍하는 안티퓨즈를 선택하는 제 1의 트랜지스터와, 제 2의 트랜지스터를 갖는다. 그리고, 제 1의 트랜지스터의 게이트에는 안티퓨즈를 선택하기 위한 선택 신호가 인가되고, 제 1의 트랜지스터의 소스에는 제 1의 전원이 접속된다. 또한, 제 2의 트랜지스터의 드레인에는 제 2의 전원이 접속되고, 제 2의 트랜지스터의 소스에는 제 1의 트랜지스터의 드레인이 접속된다. 또한, 안티퓨즈의 한쪽의 단자에는 프로그래밍 전압이 인가되고, 다른쪽의 단자에는 제 1의 트랜지스터의 드레인이 접속된다.
이상 설명한 바와 같이, 본 발명에 의하면, 프로그래밍시에 전원 사이에 안티퓨즈와 직렬로 삽입되는 트랜지스터는 1단(段)이기 때문에, 트랜지스터의 전유 면적을 억제한 것을 할 수 있고, 적은 스페이스를 유효하게 활용할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 및 장점들은 첨부된 도면을 참조하여 본 발명의 예시로서 설명된 실시예를 통해 더욱 명확히 기재된다.
본 발명의 안티퓨즈 프로그래밍 회로의 제 1의 실시예는, 도 3에 도시한 바와 같이, 복수의 안티퓨즈와, 복수의 안티퓨즈로부터 프로그래밍하는 안티퓨즈(AF)를 선택하는 제 1의 트랜지스터(M1)와, 제 2의 트랜지스터(M2)를 갖는다. 제 1의 트랜지스터(M1)의 게이트에는 안티퓨즈(AF)를 선택하기 위한 선택 신호(SEL)가 인가되고, 제 1의 트랜지스터(M1)의 소스에는 제 1의 전원(VBB)이 접속된다. 제 2의 트랜지스터(M2)의 드레인에는 제 2의 전원(VDD)이 접속되고, 제 2의 트랜지스터(M2)의 소스에는 제 1의 트랜지스터(M1)의 드레인이 접속된다. 안티퓨즈(AF)의 한쪽의 단자에는 프로그래밍 전압(VPP)이 인가되고, 다른쪽의 단자에는 제 1의 트랜지스터(M1)의 드레인이 접속된다.
또한, 본 발명의 안티퓨즈 프로그래밍 회로의 제 2의 실시예는, 도 5에 도시한 바와 같이, 복수의 안티퓨즈와, 복수의 안티퓨즈로부터 프로그래밍하는 안티퓨즈(AF)를 선택하는 제 1의 트랜지스터(M15)와, 제 2의 트랜지스터(M16)를 갖는다. 제 1의 트랜지스터(M15)의 게이트에는 안티퓨즈(AF)를 선택하기 위한 선택 신호(SELB)가 인가되고, 제 1의 트랜지스터(M15)의 소스에는 제 1의 프로그래밍 전압(VPP)이 인가된다. 제 2의 트랜지스터(M16)의 드레인에는 제 1의 전원(VSS)이 접속되고, 제 2의 트랜지스터(M16)의 소스에는 제 1의 트랜지스터(M15)의 드레인이 접속된다. 안티퓨즈(AF)의 한쪽의 단자에는 제 2의 프로그래밍 전원(VBB)이 접속되고, 다른쪽의 단자에는, 제 1의 트랜지스터(M15)의 드레인이 접속된다.
(제 1의 실시예)
도 3은 본 발명의 안티퓨즈 프로그래밍 회로의 제 1의 실시예를 도시한 회로도이다.
도 3에 있어서, AF는 그 일단에 VDD보다 고전압의 프로그래밍 전압(VPP)이 인가되는 안티퓨즈이다. M1은, 그 게이트에, 안티퓨즈(AF)를 선택하기 위한 선택 신호(SEL)가 인가되는 NMOS형의 트랜지스터이다. M1의 드레인에는 안티퓨즈(AF)의 타단이 접속되고, M1의 소스에는 전원(VBB)(접지 전위보다 전위가 낮다)이 접속된다. M2는, 그 드레인에 프로그래밍 전압(VPP)보다 낮은 전원 전압(VDD)이 인가되고, 그 소스에 트랜지스터(M1)의 드레인이 접속되는 NMOS형의 트랜지스터이다. M3, M4는 인버터를 구성하는 트랜지스터이다. 이들의 인버터의 입력에는 선택 신호(SEL)가 인가되고, 이들의 인버터의 출력 노드(N1)는 트랜지스터(M2)의 게이트에 접속된다.
이와 같은 안티퓨즈 프로그래밍 회로에 있어서, 선택한 안티퓨즈(AF)를 프로그래밍할 때, 트랜지스터(M1)의 게이트에 VDD레벨의 전압을 선택 신호(SEL)로서 인가하면, 트랜지스터(M1)가 온으로 된다. 이 결과, 안티퓨즈(AF)의 일단에는 접지 전위보다 전위가 낮은 전압(VBB)이 인가되게 된다. 한편, 선택한 안티퓨즈(AF)의 타단에는 전압(VPP)이 인가되어 있기 때문에, 이로써, 안티퓨즈(AF)는 프로그래밍되게 된다.
한편, 안티퓨즈(AF)가 선택되지 않은 경우, 트랜지스터(M1)의 게이트에는, VBB(L레벨)의 전압이 비선택 신호(SEL)로서 인가되기 때문에, 트랜지스터(M1)가 오프로 된다. 또한, 인버터(M3, M4)의 출력 노드(N1)에는, H레벨이 출력된다. 따라서 안티퓨즈(AF)의 일단의 노드(Lo)에는 VDD가 인가된다. 따라서 안티퓨즈(AF)의 타단에 고전압의 프로그래밍 전압(VPP)이 인가되어 있어도, 안티퓨즈(AF)는 프로그래밍되지 않는다.
또한, 안티퓨즈(AF)가 프로그래밍된 후, 트랜지스터(M1)의 게이트에 VBB레벨의 비선택 신호(SEL)가 인가된 경우, 트랜지스터(M1)가 오프로 된다. 또한, 인버터(M3, M4)를 통하여, 노드(N1)에는 H레벨이 출력된다. 그러나, 절점(Lo)에는 고전압의 프로그래밍 전압(VPP)이 인가되기 때문에, 트랜지스터(M2)는 오프로 되고, 리크 전류가 트랜지스터(M2)를 흐르는 일도 없다. 따라서 프로그래밍 전압(VPP)이 저하되는 일도 없다.
따라서 종래예의 도 1에 있어서의 PMOS·M25이 담당하는, 비파괴 안티퓨즈의 절점(Lo)을 VDD-VTN까지 충전하고, 안티퓨즈 양단의 차전위를 완화하는 기능과, NMOS·M26이 담당하는, 파괴가 끝난 안티퓨즈를 통하여 리크 전류가 흐르지 않도록 차단하는 기능을, NMOS·M2에서 행하는 것이 가능해진다.
따라서, 본 발명에서는, 종래 필요하였던 트랜지스터(M26)를 삭제하는 것이 가능해지고, 안티퓨즈와 직렬로 삽입되는 트랜지스터를 1단으로 할 수 있다.
또한, NMOS·M1은, 안티퓨즈를 프로그래밍하기 위해 큰 능력을 필요로 하지만, NMOS·M2의 능력은, 전위를 유지하기 위할 뿐이기 때문에, 능력은 작아도 좋으며, 점유 면적은 작아진다.
통상 동작시의 안티퓨즈의 파괴·비파괴의 정보는, 안정한 동작을 위해, 안티퓨즈마다 마련된 래치 회로에 보존된다. 예를 들면, 전원 투입시에, 신호(SEL)를 고전위로 하여 트랜지스터(M1)를 온으로 하고, VPP 절점에 VDD, VBB 절점에 0V를 인가하고, 절점(Lo)을 프리차지한다. 그 후, 신호(SEL)를 저전위로 하여, 트랜지스터(M1)을 오프, 트랜지스터(M2)를 온으로 하면, 비파괴의 안티퓨즈의 절점(Lo)은 VDD-VTN로, 파괴가 끝난 안티퓨즈 절점(Lo)은 VDD로 충전되기 때문에, 절점(Lo)의 레벨을 차동 앰프 등으로 증폭·검지하고 래치에서 보존한다. 또한, SEL을 저전위로 한 때에 노드(N1)도 저전위가 되는 논리 회로를 추가하면, 비파괴의 안티퓨즈의 절점(Lo)의 레벨이 0V인 채이기 때문에, 차동 앰프의 마진을 확대할 수 있다.
도 4는 도 3의 트랜지스터(M1)의 소스-드레인 내압이 부족한 경우를 위해, 게이트가 VDD에 접속된 트랜지스터(M9)를, 트랜지스터(M2)의 소스와 트랜지스터(M1)의 드레인의 사이에 접속한 회로이다.
(제 2의 실시예)
도 5는 본 발명의 안티퓨즈 프로그래밍 회로의 제 2의 실시예를 도시한 회로도이다.
도 5에 있어서, AF는 그 일단이 전압(VBB)(접지 전위보다 전위가 낮다)에 접속된 안티퓨즈이다. M15은 그 게이트에 안티퓨즈(AF)를 선택하기 위한 선택 신호(SELB)가 인가되는 PMOS형의 트랜지스터이다. M15의 소스에는 고전압의 프로그래밍 전압(VPP)이 접속되고, M15의 드레인에는 안티퓨즈(AF)의 타단이 접속된다. M16은 그 드레인에 전원(VSS)(OV)이 인가되고, 그 소스에 트랜지스터(M15)의 드레인이 접속됨과 함께, 안티퓨즈(AF)의 타단이 접속된 PMOS형의 트랜지스터이다. M13, M14은 인버터를 구성하는 트랜지스터이다. 이들의 인버터의 입력에는 선택 신호(SELB)가 인가되고, 이 인버터의 출력 노드(N2)는 트랜지스터(M16)의 게이트에 접속된다.
이와 같은 안티퓨즈 프로그래밍 회로에 있어서, 선택한 안티퓨즈(AF)를 프로그래밍할 때, 트랜지스터(M15)의 게이트에 VSS(0V)의 전압을 선택 신호(SEL)로서 인가한다. 그러면, 트랜지스터(M15)가 온 하고, 선택한 안티퓨즈(AF)의 일단(Hi)에는 전압(VPP)이 인가된다. 안티퓨즈(AF)의 타단에는, 접지 전위보다 전위가 낮은 전압(VBB)이 인가되어 있기 때문에, 안티퓨즈(AF)는 프로그래밍된다.
한편, 안티퓨즈(AF)가 선택되지 않은 경우, 트랜지스터(M15)의 게이트에 VPP레벨의 고전압을 비선택 신호(SELB)로서 인가하기 때문에, 트랜지스터(M15)가 오프로 된다. 또한, 노드(N2)가 L레벨로 되기 때문에, 트랜지스터(M16)가 온으로 된다. 안티퓨즈(AF)의 절점(Hi)은 VSS에 접속되고, 비선택의 안티퓨즈는 프로그래밍되지 않는다. 또한, 이 때, 절점(Hi)은, |VTP| 이하의 레벨에서는 PMOS·M16의 게이트-소스간 전압이 -VTP 이상이 되기 때문에, 오프로 된다.
또한, 안티퓨즈(AF)가 프로그래밍된 후, 트랜지스터(M15)의 게이트에 VPP레벨의 비선택 신호(SEL)가 인가된 경우도 상기한 바와 마찬가지로 동작하고, 리크 전류가 트랜지스터(M15)를 흐르는 일도 없다. 따라서 프로그래밍 전압(VPP)이 저하되는 일도 없어진다.
도 6은, 도 5의 트랜지스터(M15)의 소스 드레인 내압이 부족한 경우를 위해, 게이트가 OV에 접속된 트랜지스터(M10)를 트랜지스터(M15)의 드레인과 트랜지스터(M16)의 소스의 사이에 접속한 회로이다.
또한, 도 5 및 도 6에서는, 안티퓨즈(AF)의 단자를 전원(VBB)에 접속하고 있지만, VSS에 접속하여도 좋다.
본 발명의 양호한 실시예를 특정 예를 통하여 기술하였지만, 이는 예시를 위한 것으로서 이후 청구항의 범위 및 본질에서 벗어나지 않는 범위 내에서 다양한 변경 및 변형이 가능하다.
본 발명에 따르면, 전압 강하를 억제하고 나서 전류 능력을 확보함과 동시에, 트랜지스터의 점유 면적의 증대를 방지할 수 있으므로, 안정되게 안티퓨즈를 프로그래밍할 수 있게 된다.
도 1은 안티퓨즈 프로그래밍 회로의 제 1의 종래예를 도시한 회로도.
도 2는 안티퓨즈 프로그래밍 회로의 제 2의 종래예를 도시한 회로도.
도 3은 본 발명의 안티퓨즈 프로그래밍 회로의 제 1의 실시예를 도시한 회로도.
도 4는 본 발명의 안티퓨즈 프로그래밍 회로의 제 1의 실시예의 변형예를 도시한 회로도.
도 5는 본 발명의 안티퓨즈 프로그래밍 회로의 제 2의 실시예를 도시한 회로도.
도 6은 본 발명의 안티퓨즈 프로그래밍 회로의 제 2의 실시예의 변형예를 도시한 회로도.

Claims (10)

  1. 복수의 안티퓨즈와,
    상기 복수의 안티퓨즈로부터 프로그래밍하는 안티퓨즈를 선택하는 제 1의 트랜지스터와,
    제 2의 트랜지스터를 가지며,
    상기 제 1의 트랜지스터의 게이트에는 상기 안티퓨즈를 선택하기 위한 선택 신호가 인가되고, 상기 제 1의 트랜지스터의 소스에는 제 1의 전원이 접속되고,
    상기 제 2의 트랜지스터의 드레인에는 제 2의 전원에 접속되고, 상기 제 2의 트랜지스터의 소스에는 상기 제 1의 트랜지스터의 드레인이 접속되고,
    상기 안티퓨즈의 한쪽의 단자에는 프로그래밍 전압이 인가되고, 다른쪽의 단자에는 상기 제 1의 트랜지스터의 드레인이 접속되는 것을 특징으로 하는 안티퓨즈 프로그래밍 회로.
  2. 제 1항에 있어서,
    상기 안티퓨즈가 프로그래밍된 상태에서, 상기 제 1의 트랜지스터의 게이트에 비선택 신호가 입력된 때, 상기 제 1의 트랜지스터 및 상기 제 2의 트랜지스터는 모두 오프로 되는 것을 특징으로 하는 안티퓨즈 프로그래밍 회로.
  3. 제 1항에 있어서,
    상기 제 1의 트랜지스터가 오프로 된 때, 상기 제 2의 트랜지스터의 드레인과 게이트는 동전위로 되는 것을 특징으로 하는 안티퓨즈 프로그래밍 회로.
  4. 제 1항에 있어서,
    상기 선택 신호는 반전되고, 상기 제 2의 트랜지스터의 게이트에 입력되는 것을 특징으로 하는 안티퓨즈 프로그래밍 회로.
  5. 제 1항에 있어서,
    상기 제 1의 트랜지스터와 상기 제 2의 트랜지스터는 동일한 도전형인 것을 특징으로 하는 안티퓨즈 프로그래밍 회로.
  6. 복수의 안티퓨즈와,
    상기 복수의 안티퓨즈로부터 프로그래밍하는 안티퓨즈를 선택하는 제 1의 트랜지스터와,
    제 2의 트랜지스터를 가지며,
    상기 제 1의 트랜지스터의 게이트에는 상기 안티퓨즈를 선택하기 위한 선택 신호가 인가되고, 상기 제 1의 트랜지스터의 소스에는 제 1의 프로그래밍 전원이 접속되고,
    상기 제 2의 트랜지스터의 드레인에는 제 1의 전원이 접속되고, 상기 제 2의 트랜지스터의 소스에는 상기 제 1의 트랜지스터의 드레인이 접속되고,
    상기 안티퓨즈의 한쪽의 단자에는 제 2의 프로그래밍 전원이 접속되고, 다른쪽의 단자에는 상기 제 1의 트랜지스터의 드레인이 접속되는 것을 특징으로 하는 안티퓨즈 프로그래밍 회로.
  7. 제 6항에 있어서,
    상기 제 1의 트랜지스터의 게이트에 비선택 신호가 입력된 때, 상기 제 1의 트랜지스터는 오프로 되는 것을 특징으로 하는 안티퓨즈 프로그래밍 회로.
  8. 제 6항에 있어서,
    상기 제 1의 트랜지스터가 오프로 되는 때, 상기 제 2의 트랜지스터의 드레인과 게이트는 동전위가 되는 것을 특징으로 하는 안티퓨즈 프로그래밍 회로.
  9. 제 6항에 있어서,
    상기 선택 신호는 반전되고, 상기 제 2의 트랜지스터의 게이트에 입력되는 것을 특징으로 하는 안티퓨즈 프로그래밍 회로.
  10. 제 6항에 있어서,
    상기 제 1의 트랜지스터와 상기 제 2의 트랜지스터는 동일한 도전형인 것을 특징으로 하는 안티퓨즈 프로그래밍 회로.
KR1020040079371A 2003-10-07 2004-10-06 프로그래밍시에 전원 사이에 안티퓨즈와 직렬로 삽입된트랜지스터가 1단인 안티퓨즈 프로그래밍 회로 KR100564973B1 (ko)

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