JPH07320498A - 半導体記憶装置及び半導体記憶装置のショート検出方法 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、二つの配線間のショートを効率
良く検出することのできる半導体記憶装置を提供するこ
とを目的とする。 【構成】 トランジスタＱ５及びＱ６によりワード線２
とワード線駆動回路１との間の接続／遮断が制御される
と共にトランジスタＱ１、Ｑ２、Ｑ７及びＱ８によりビ
ット線４とＶ_BL発生回路７との間の制御／遮断が制御さ
れ、トランジスタＱ９〜Ｑ１１によりワード線２をＶ_CC
レベルに、ビット線４をＧＮＤレベルにそれぞれ設定す
ることができる。このため、テストモード時にワード線
２及びビット線４をそれぞれワード線駆動回路１及びＶ
_BL発生回路７から遮断し、この状態でワード線２をＶ_CC
レベルに、ビット線４をＧＮＤレベルにそれぞれ設定し
て、Ｖ_CC電源線からＧＮＤに流れる電流を検知すること
により、ワード線２とビット線４との間のショートの有
無が検出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
する。また、この発明は、半導体記憶装置の二つの配線
間のショートを検出する方法にも関するものである。

【０００２】

【従来の技術】図８に従来の半導体記憶装置の構成を概
略的に示す。ワード線２にワード線駆動回路１が接続さ
れている。ワード線２と直角方向にビット線４が配設さ
れ、ビット線４にトランジスタＱ１及びＱ２を介してセ
ンスアンプ８が接続されると共にトランジスタＱ３及び
Ｑ４を介してビット線４の電位Ｖ_BLを発生するＶ_BL発生
回路７が接続されている。ワード線２とビット線４との
交差部分にはセルプレート１１を有するメモリセル１０
が形成され、セルプレート１１にセルプレート電位Ｖ_CP
を発生するＶ_CP発生回路９が接続されている。信号ＢＬ
ＥＱによりビット線４とＶ_BL発生回路７との接続／遮断
が制御され、信号ＢＬＩＬ及びＢＬＩＲによりビット線
４とセンスアンプ８との接続／遮断が制御される。

【０００３】メモリセル１０は、図９に示されるよう
に、半導体基板上に多数の層が積層されて形成されてい
る。図中、１２はストレージノードを示している。この
ように、メモリセル１０が多層構造を有するため、製造
プロセスにおいて、異物等が混入することにより、例え
ばワード線２とビット線４とが電気的にショートする恐
れがあるが、ショートした場合にこれを効率良く検出す
るための手段がなかった。

【０００４】

【発明が解決しようとする課題】このように従来は、半
導体記憶装置において、二つの配線がショートしても、
これを効率良く検出することができないという問題点が
あった。この発明はこのような問題点を解消するために
なされたもので、二つの配線間のショートを効率良く検
出することのできる半導体記憶装置を提供することを目
的とする。また、この発明は、半導体記憶装置の二つの
配線間のショートを効率良く検出する方法を提供するこ
とも目的としている。

【０００５】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のワード線と、複数のビット線と、複数
のワード線と複数のビット線との交差部に形成された複
数のメモリセルと、複数のワード線にそれぞれワード線
電位を与えるための複数のワード線駆動回路と、複数の
ビット線にそれぞれビット線電位を与えるための複数の
ビット線電位発生回路と、複数のメモリセルのセルプレ
ートにそれぞれセルプレート電位を与えるための複数の
セルプレート電位発生回路と、各ワード線と対応するワ
ード線駆動回路との間の接続／遮断を制御する第１のス
イッチング手段と、各ビット線と対応するビット線電位
発生回路との間の接続／遮断を制御する第２のスイッチ
ング手段と、全てのワード線と全てのビット線との間に
所定の電位差を与える第１の電位差供給手段とを備えた
ものである。

【０００６】請求項２に係る半導体記憶装置は、請求項
１の半導体記憶装置において、さらに、各メモリセルの
セルプレートと対応するセルプレート電位発生回路との
間の接続／遮断を制御する第３のスイッチング手段と、
全てのビット線と全てのメモリセルのセルプレートとの
間に所定の電位差を与える第２の電位差供給手段とを備
えたものである。

【０００７】請求項３に係る半導体記憶装置は、複数の
ワード線と、複数のビット線と、複数のワード線と複数
のビット線との交差部に形成された複数のメモリセル
と、複数のワード線にそれぞれワード線電位を与えるた
めの複数のワード線駆動回路と、複数のビット線にそれ
ぞれビット線電位を与えるための複数のビット線電位発
生回路と、複数のメモリセルのセルプレートにそれぞれ
セルプレート電位を与えるための複数のセルプレート電
位発生回路と、各ビット線と対応するビット線電位発生
回路との間の接続／遮断を制御する第２のスイッチング
手段と、各メモリセルのセルプレートと対応するセルプ
レート電位発生回路との間の接続／遮断を制御する第３
のスイッチング手段と、全てのビット線と全てのメモリ
セルのセルプレートとの間に所定の電位差を与える第２
の電位差供給手段とを備えたものである。

【０００８】請求項４に係る半導体記憶装置は、請求項
３の半導体記憶装置において、さらに、各ワード線と対
応するワード線駆動回路との間の接続／遮断を制御する
第１のスイッチング手段を備えたものである。

【０００９】請求項５に係る半導体記憶装置のショート
検出方法は、半導体記憶装置の全てのワード線と全ての
ビット線の一方をＶ_CCレベルにすると共に他方をＧＮＤ
レベルとし、この状態でＶ_CC電源線からＧＮＤに流れる
電流を検知し、Ｖ_CC電源線からＧＮＤに流れる電流が存
在すればいずれかのワード線とビット線との間にショー
トが発生していると判定する方法である。

【００１０】請求項６に係る半導体記憶装置のショート
検出方法は、半導体記憶装置の全てのビット線と全ての
メモリセルのセルプレートの一方をＶ_CCレベルにすると
共に他方をＧＮＤレベルとし、この状態でＶ_CC電源線か
らＧＮＤに流れる電流を検知し、Ｖ_CC電源線からＧＮＤ
に流れる電流が存在すればいずれかのビット線とメモリ
セルのセルプレートとの間にショートが発生していると
判定する方法である。

【００１１】請求項７に係る半導体記憶装置のショート
検出方法は、半導体記憶装置の全てのメモリセルにＬレ
ベルを書き込み、全てのビット線をＶ_CCレベルにし、所
定時間経過後に全てのメモリセルの情報を読み出し、Ｈ
レベルの読み出しデータが存在すればいずれかのビット
線とストレージノードとの間にショートが発生している
と判定する方法である。

【００１２】

【作用】請求項１に係る半導体記憶装置においては、第
１のスイッチング手段が各ワード線と対応するワード線
駆動回路との間の接続／遮断を制御すると共に第２のス
イッチング手段が各ビット線と対応するビット線電位発
生回路との間の制御／遮断を制御し、第１の電位差供給
手段が全てのワード線と全てのビット線との間に所定の
電位差を与える。このため、テストモード時に各ワード
線及び各ビット線をそれぞれワード線駆動回路及びビッ
ト線電位発生回路から遮断し、この状態で全てのワード
線と全てのビット線との間に所定の電位差を与えること
ができ、ここでリーク試験を行うことによりワード線と
ビット線との間のショートの有無を検出することができ
る。

【００１３】請求項２に係る半導体記憶装置において
は、請求項１の半導体記憶装置において、第３のスイッ
チング手段が各メモリセルのセルプレートと対応するセ
ルプレート電位発生回路との間の接続／遮断を制御し、
第２の電位差供給手段が全てのビット線と全てのメモリ
セルのセルプレートとの間に所定の電位差を与える。こ
のため、テストモード時に各ワード線、各ビット線及び
各メモリセルのセルプレートをそれぞれワード線駆動回
路、ビット線電位発生回路及びセルプレート電位発生回
路から遮断し、この状態で全てのワード線と全てのビッ
ト線との間、あるいは全てのビット線と全てのメモリセ
ルのセルプレートとの間に選択的に所定の電位差を与え
ることができる。従って、リーク試験を行うことにより
ワード線とビット線との間のショートの有無あるいはビ
ット線とメモリセルのセルプレートとの間のショートの
有無を選択的に検出することができる。

【００１４】請求項３に係る半導体記憶装置において
は、第２のスイッチング手段が各ビット線と対応するビ
ット線電位発生回路との間の制御／遮断を制御すると共
に第３のスイッチング手段が各メモリセルのセルプレー
トと対応するセルプレート電位発生回路との間の接続／
遮断を制御し、第２の電位差供給手段が全てのビット線
と全てのメモリセルのセルプレートとの間に所定の電位
差を与える。このため、テストモード時に各ビット線及
び各メモリセルのセルプレートをそれぞれビット線電位
発生回路及びセルプレート電位発生回路から遮断し、こ
の状態で全てのビット線と全てのメモリセルのセルプレ
ートとの間に所定の電位差を与えることができ、ここで
リーク試験を行うことによりビット線とメモリセルのセ
ルプレートとの間のショートの有無を検出することがで
きる。

【００１５】請求項４に係る半導体記憶装置において
は、請求項３の半導体記憶装置において、第１のスイッ
チング手段が各ワード線と対応するワード線駆動回路と
の間の接続／遮断を制御する。このため、テストモード
時に各ワード線をワード線駆動回路から遮断して、ビッ
ト線とメモリセルのセルプレートとの間のショートの有
無を確実に検出することができる。

【００１６】請求項５に係る半導体記憶装置のショート
検出方法においては、全てのワード線及び全てのビット
線の一方をＶ_CCレベルに、他方をＧＮＤレベルにした状
態で、Ｖ_CC電源線からＧＮＤに流れる電流が検知され
る。いずれかのワード線とビット線との間でショートが
発生していれば、電流が存在する。

【００１７】請求項６に係る半導体記憶装置のショート
検出方法においては、全てのビット線及び全てのメモリ
セルのセルプレートの一方をＶ_CCレベルに、他方をＧＮ
Ｄレベルにした状態で、Ｖ_CC電源線からＧＮＤに流れる
電流が検知される。いずれかのビット線とメモリセルの
セルプレートとの間でショートが発生していれば、電流
が存在する。

【００１８】請求項７に係る半導体記憶装置のショート
検出方法においては、全てのメモリセルにＬレベルを書
き込む一方、全てのビット線をＶ_CCレベルにした後、全
てのメモリセルの情報が読み出される。いずれかのビッ
ト線とストレージノードとの間でショートが発生してい
ればＨレベルの読み出しデータが存在する。

【００１９】

【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。 実施例１．図１はこの発明の実施例１に係る半導体記憶
装置の構成を示す図である。ワード線２にｐチャネルＭ
ＯＳトランジスタＱ５及びｎチャネルＭＯＳトランジス
タＱ６を介してワード線駆動回路１が接続されると共に
ｐチャネルＭＯＳトランジスタＱ１１を介してＶ_CC電源
線が接続されている。ワード線２と直角方向にビット線
４が配設され、ビット線４にｎチャネルＭＯＳトランジ
スタＱ１及びＱ２とｐチャネルＭＯＳトランジスタＱ７
及びＱ８を介してセンスアンプ８が接続されると共にｎ
チャネルＭＯＳトランジスタＱ３及びＱ４を介してビッ
ト線４の電位Ｖ_BLを発生するＶ_BL発生回路（ビット線電
位発生回路）７が接続されている。さらに、ビット線４
はｎチャネルＭＯＳトランジスタＱ９及びＱ１０を介し
てＧＮＤに接続されている。

【００２０】ワード線２とビット線４との交差部分には
セルプレート１１を有するメモリセル１０が形成され、
セルプレート１１にセルプレート電位Ｖ_CPを発生するＶ
_CP発生回路（セルプレート電位発生回路）９が接続され
ている。信号ＢＬＥＱによりビット線４とＶ_BL発生回路
７との接続／遮断が制御され、信号ＢＬＩＬ及びＢＬＩ
Ｒによりビット線４とセンスアンプ８との接続／遮断が
制御される。なお、図１では、簡略化のため、１本のワ
ード線２と一対のビット線４のみが示されているが、実
際には複数のワード線２と複数対のビット線４が互いに
交差するように配設されている。

【００２１】トランジスタＱ５、Ｑ７、Ｑ８、Ｑ９及び
Ｑ１０の各ゲートには、通常動作時にＬレベルとなり、
テストモード時にＨレベルとなるテスト信号Ｓ_T が入力
される。一方、トランジスタＱ６及びＱ１１の各ゲート
には、通常動作時にＨレベル（Ｖ_PPレベル）となり、テ
ストモード時にＬレベルとなる反転信号／Ｓ_T が入力さ
れる。

【００２２】トランジスタＱ５及びＱ６によりワード線
２とワード線駆動回路１との間の接続／遮断を制御する
第１のスイッチング手段が形成され、トランジスタＱ
１、Ｑ２、Ｑ７及びＱ８によりビット線４とＶ_BL発生回
路７との間の接続／遮断を制御する第２のスイッチング
手段が形成され、トランジスタＱ９、Ｑ１０及びＱ１１
により全てのワード線と全てのビット線との間に所定の
電位差を与える第１の電位差供給手段が形成されてい
る。

【００２３】次に、この実施例１の動作について説明す
る。まず、スペック外のタイミングシーケンス、例えば
図２に示されるように、／ＲＡＳ信号がＬレベルになる
時刻ｔ２より前の時刻ｔ１に／ＣＡＳ信号と／Ｗ信号と
をＬレベルとし且つＡｄｄ信号として例えば８ｖ等のス
ペック外の高電位を与えるようなタイミングシーケンス
により、テストモードに入り、Ｈレベルのテスト信号Ｓ
_T とＬレベルの反転信号／Ｓ_T を与える。これにより、
トランジスタＱ５及びＱ６が遮断されて全てのワード線
２がワード線駆動回路１から切り離されると共にトラン
ジスタＱ１１が導通するためこれら全てのワード線２は
Ｖ_CCレベルとなる。一方、トランジスタＱ７及びＱ８が
遮断されて全てのビット線４はＶ_BL発生回路７及びセン
スアンプ８から切り離されると共にトランジスタＱ９及
びＱ１０が導通するためこれら全てのビット線４はＧＮ
Ｄレベルとなる。

【００２４】この状態で、Ｖ_CC電源線からＧＮＤへ流れ
る電流を検知することにより、容易にワード線２とビッ
ト線４との間のショートの有無を検出することができ
る。すなわち、複数のワード線２と複数のビット線４と
の間の少なくとも１箇所でショートが発生していれば、
Ｖ_CC電源線からＧＮＤへ流れる電流が存在し、ショート
していなければ電流は流れない。従って、Ｖ_CC電源線か
らＧＮＤへ流れる電流が存在する場合に、いずれかのワ
ード線２とビット線４との間でショートが発生している
と判定することができる。

【００２５】なお、この実施例１に係る半導体記憶装置
内における、図１に示した回路以外の全ての回路は、テ
ストモード時にＶ_CC電源線及びＧＮＤから切り離され
る。このようにすることにより、ワード線２とビット線
４との間のショートがある場合に限りＶ_CC電源線からＧ
ＮＤへ電流が流れることとなる。

【００２６】実施例２．図３にこの発明の実施例２に係
る半導体記憶装置の構成を示す。この実施例２は、図１
に示した実施例１の装置において、ワード線２をトラン
ジスタＱ１１を介してＶ_CC電源線に接続する代わりにワ
ード線２をトランジスタＱ１２を介してＧＮＤに接続す
ると共に、ビット線４をトランジスタＱ９及びＱ１０を
介してＧＮＤに接続する代わりにトランジスタＱ１３及
びＱ１４を介してＶ_CC電源線に接続したものである。

【００２７】この実施例２では、トランジスタＱ１２、
Ｑ１３及びＱ１４により第１の電位差供給手段が形成さ
れている。

【００２８】すなわち、実施例１とは逆に、テストモー
ド時に全てのワード線２をＧＮＤレベル、全てのビット
線４をＶ_CCレベルにするものである。このような構成と
しても、実施例１と同様に、Ｖ_CC電源線からＧＮＤへ流
れる電流を検知することにより、容易にワード線２とビ
ット線４との間のショートの有無を検出することができ
る。

【００２９】実施例３．図４にこの発明の実施例３に係
る半導体記憶装置の構成を示す。この実施例３は、図３
に示した実施例２の装置において、トランジスタＱ５、
Ｑ６及びＱ１２を削除してワード線２を直接ワード線駆
動回路１に接続すると共に、メモリセル１０のセルプレ
ート１１とＶ_CP発生回路９との間にトランジスタＱ１５
を挿入し、さらにセルプレート１１をトランジスタＱ１
６を介してＧＮＤに接続したものである。

【００３０】実施例１及び２では、ワード線２とビット
線４との間のショートの有無を検出したが、この実施例
３においては、ビット線４とメモリセル１０のセルプレ
ート１１との間のショートを検出しようとするものであ
る。

【００３１】トランジスタＱ１５によりセルプレート１
１とＶ_CP発生回路９との間の接続／遮断を制御する第３
のスイッチング手段が形成され、トランジスタＱ１３、
Ｑ１４及びＱ１６により全てのビット線４と全てのメモ
リセル１０のセルプレート１１との間に所定の電位差を
与える第２の電位差供給手段が形成されている。

【００３２】次に、実施例３の動作について説明する。
まず、例えば図２に示したようなスペック外のタイミン
グシーケンスによりテストモードに入り、Ｈレベルのテ
スト信号Ｓ_T とＬレベルの反転信号／Ｓ_T を与える。こ
れにより、トランジスタＱ７及びＱ８が遮断されて全て
のビット線４はＶ_BL発生回路７及びセンスアンプ８から
切り離されると共にトランジスタＱ１３及びＱ１４が導
通するためこれら全てのビット線４はＶ_CCレベルとな
る。また、トランジスタＱ１５が遮断されて全てのセル
プレート１１がＶ_CP発生回路９から切り離されると共に
トランジスタＱ１６が導通するためセルプレート１１は
ＧＮＤレベルとなる。

【００３３】この状態で、Ｖ_CC電源線からＧＮＤへ流れ
る電流を検知することにより、容易にビット線４とセル
プレート１１との間のショートの有無を検出することが
できる。Ｖ_CC電源線からＧＮＤへ流れる電流が存在する
場合に、ショートが発生していると判定する。なお、こ
の半導体記憶装置内における、図４に示した回路以外の
全ての回路は、テストモード時にＶ_CC電源線及びＧＮＤ
から切り離される。

【００３４】なお、テストモード時に全てのビット線４
がＧＮＤレベルに、全てのセルプレート１１がＶ_CCレベ
ルになるように構成しても、同様の効果が得られる。

【００３５】実施例４．上記実施例３において、ワード
線２は、非選択時に通常ワード線駆動回路１内において
ＧＮＤレベルとなるため、Ｖ_CC電源線からＧＮＤへ電流
が流れてもビット線４とセルプレート１１との間にショ
ートがあるのか、ビット線４とワード線２との間にショ
ートがあるのか区別することができない。ビット線４と
セルプレート１１との間のショートのみを検出する必要
がある場合には、図５に示されるように、ワード線２と
ワード線駆動回路１との間に一対のトランジスタＱ５及
びＱ６を挿入して、テストモード時にテスト信号Ｓ_T 及
び反転信号／Ｓ_T によりワード線２とワード線駆動回路
１とを遮断すればよい。このようにすれば、ワード線２
からＧＮＤへのリークパスがなくなり、ビット線４とセ
ルプレート１１との間のショートがある場合に限りＶ_CC
電源線からＧＮＤへ電流が流れることとなる。

【００３６】実施例５．図６にこの発明の実施例５に係
る半導体記憶装置の構成を示す。この実施例５は、図５
に示した実施例４の装置において、ワード線２をトラン
ジスタＱ１２を介してＧＮＤに接続したものであり、ト
ランジスタＱ５、Ｑ７及びＱ８の各ゲートに第１のテス
ト信号Ｓ_T を、トランジスタＱ６、Ｑ１３、Ｑ１４及び
Ｑ１５の各ゲートに第１の反転信号／Ｓ_T を、トランジ
スタＱ１２に第２のテスト信号Ｓ_S を、トランジスタＱ
１６に第２の反転信号／Ｓ_S をそれぞれ入力させる。第
１のテスト信号Ｓ_T は、通常動作時にＬレベル、テスト
モード時にＨレベルとなり、第１の反転信号／Ｓ_T は、
通常動作時にＨレベル、テストモード時にＬレベルとな
る。

【００３７】また、第２のテスト信号Ｓ_S 及び第２の反
転信号／Ｓ_S がそれぞれＶ_CCレベル及びＧＮＤレベルの
ときは、トランジスタＱ１２が導通してワード線２がＧ
ＮＤレベルになると共にトランジスタＱ１６が遮断され
てセルプレート１１はフローティング状態になる。一
方、第２のテスト信号Ｓ_S 及び第２の反転信号／Ｓ_S が
それぞれＧＮＤレベル及びＶ_CCレベルのときは、トラン
ジスタＱ１２が遮断されてワード線２がフローティング
状態になると共にトランジスタＱ１６が導通してセルプ
レート１１はＧＮＤレベルになる。

【００３８】そこで、第２のテスト信号Ｓ_S 及び第２の
反転信号／Ｓ_S のレベルを選択することにより、ビット
線４とワード線２との間のショートの検出とビット線４
とセルプレート１１との間のショートの検出とを選択的
に行うことができる。すなわち、第２のテスト信号Ｓ_S
及び第２の反転信号／Ｓ_S をそれぞれＶ_CCレベル及びＧ
ＮＤレベルとしてＶ_CC電源線からＧＮＤへ流れる電流を
検知することによりビット線４とワード線２との間のシ
ョートを検出でき、第２のテスト信号Ｓ_S 及び第２の反
転信号／Ｓ_S をそれぞれＧＮＤレベル及びＶ_CCレベルと
してＶ_CC電源線からＧＮＤへ流れる電流を検知すること
によりビット線４とセルプレート１１との間のショート
を検出できる。

【００３９】実施例６．図７にこの発明の実施例６に係
る半導体記憶装置の構成を示す。この実施例６は、図３
に示した実施例２の装置において、トランジスタＱ５、
Ｑ６及びＱ１２を削除してワード線２を直接ワード線駆
動回路１に接続したものである。この実施例６において
は、ビット線４とメモリセル１０内のストレージノード
との間のショートを検出しようとするものである。

【００４０】実施例６の動作について説明する。まず、
通常書き込み動作により全てのメモリセル１０にＬレベ
ルを書き込んでおく。このとき、各メモリセル１０内の
ストレージノードはＬレベルになっている。次に、例え
ば図２に示したようなスペック外のタイミングシーケン
スによりテストモードに入り、Ｈレベルのテスト信号Ｓ
_T とＬレベルの反転信号／Ｓ_T を与える。これにより、
トランジスタＱ７及びＱ８が遮断されて全てのビット線
４はＶ_BL発生回路７及びセンスアンプ８から切り離され
ると共にトランジスタＱ１３及びＱ１４が導通するため
これら全てのビット線４はＶ_CCレベルとなる。

【００４１】この状態をしばらく、例えば１秒間、保持
することにより、ビット線４とストレージノードとがシ
ョートしていれば、ショートしているストレージノード
がＶ_CCレベルのビット線４によりＨレベルに変化する。

【００４２】次に、テストモードから抜け、通常読み出
し動作で全てのメモリセル１０の情報を読み出す。ここ
で、１ビットでもＨレベルになっていれば、ビット線４
とストレージノードとの間にショートが発生していると
判定する。

【００４３】なお、始めに通常書き込み動作で全てのメ
モリセル１０にＨレベルを書き込むこともできるが、リ
ークによってＨレベルがＬレベルに変化してしまうた
め、好ましくない。

【００４４】なお、センスアンプ８として、ビット線イ
コライザも共有しているシェアードセンスアンプ構成の
ものを用いる場合には、テスト信号Ｓ_T でビット線４と
センスアンプ８とを切り離すためのｐチャネルＭＯＳト
ランジスタをシェアードセンスアンプのＢＬＩＬ信号及
びＢＬＩＲ信号を受けるｎチャネルＭＯＳトランジスタ
で代用することもできる。

【００４５】

【発明の効果】以上説明したように、請求項１に係る半
導体記憶装置は、複数のワード線と、複数のビット線
と、複数のワード線と複数のビット線との交差部に形成
された複数のメモリセルと、複数のワード線にそれぞれ
ワード線電位を与えるための複数のワード線駆動回路
と、複数のビット線にそれぞれビット線電位を与えるた
めの複数のビット線電位発生回路と、複数のメモリセル
のセルプレートにそれぞれセルプレート電位を与えるた
めの複数のセルプレート電位発生回路と、各ワード線と
対応するワード線駆動回路との間の接続／遮断を制御す
る第１のスイッチング手段と、各ビット線と対応するビ
ット線電位発生回路との間の接続／遮断を制御する第２
のスイッチング手段と、全てのワード線と全てのビット
線との間に所定の電位差を与える第１の電位差供給手段
とを備えているので、テストモード時に各ワード線及び
各ビット線をそれぞれワード線駆動回路及びビット線電
位発生回路から遮断し、この状態で全てのワード線と全
てのビット線との間に所定の電位差を与えることにより
ワード線とビット線との間のショートの有無を検出する
ことができる。

【００４６】請求項２に係る半導体記憶装置は、請求項
１の半導体記憶装置において、さらに、各メモリセルの
セルプレートと対応するセルプレート電位発生回路との
間の接続／遮断を制御する第３のスイッチング手段と、
全てのビット線と全てのメモリセルのセルプレートとの
間に所定の電位差を与える第２の電位差供給手段とを備
えているので、テストモード時に各ワード線、各ビット
線及び各メモリセルのセルプレートをそれぞれワード線
駆動回路、ビット線電位発生回路及びセルプレート電位
発生回路から遮断し、この状態で全てのワード線と全て
のビット線との間、あるいは全てのビット線と全てのメ
モリセルのセルプレートとの間に選択的に所定の電位差
を与えることによりワード線とビット線との間のショー
トの有無あるいはビット線とメモリセルのセルプレート
との間のショートの有無を選択的に検出することができ
る。

【００４７】請求項３に係る半導体記憶装置は、複数の
ワード線と、複数のビット線と、複数のワード線と複数
のビット線との交差部に形成された複数のメモリセル
と、複数のワード線にそれぞれワード線電位を与えるた
めの複数のワード線駆動回路と、複数のビット線にそれ
ぞれビット線電位を与えるための複数のビット線電位発
生回路と、複数のメモリセルのセルプレートにそれぞれ
セルプレート電位を与えるための複数のセルプレート電
位発生回路と、各ビット線と対応するビット線電位発生
回路との間の接続／遮断を制御する第２のスイッチング
手段と、各メモリセルのセルプレートと対応するセルプ
レート電位発生回路との間の接続／遮断を制御する第３
のスイッチング手段と、全てのビット線と全てのメモリ
セルのセルプレートとの間に所定の電位差を与える第２
の電位差供給手段とを備えているので、テストモード時
に各ビット線及び各メモリセルのセルプレートをそれぞ
れビット線電位発生回路及びセルプレート電位発生回路
から遮断し、この状態で全てのビット線と全てのメモリ
セルのセルプレートとの間に所定の電位差を与えること
によりビット線とメモリセルのセルプレートとの間のシ
ョートの有無を検出することができる。

【００４８】請求項４に係る半導体記憶装置は、請求項
３の半導体記憶装置において、さらに、各ワード線と対
応するワード線駆動回路との間の接続／遮断を制御する
第１のスイッチング手段を備えているので、テストモー
ド時に各ワード線をワード線駆動回路から遮断して、ビ
ット線とメモリセルのセルプレートとの間のショートの
有無を確実に検出することができる。

【００４９】請求項５に係る半導体記憶装置のショート
検出方法は、半導体記憶装置の全てのワード線と全ての
ビット線の一方をＶ_CCレベルにすると共に他方をＧＮＤ
レベルとし、この状態でＶ_CC電源線からＧＮＤに流れる
電流を検知し、Ｖ_CC電源線からＧＮＤに流れる電流が存
在すればいずれかのワード線とビット線との間にショー
トが発生していると判定するので、Ｖ_CC電源線からＧＮ
Ｄに流れる電流を検知することにより容易にワード線と
ビット線との間のショートの発生を検出することができ
る。

【００５０】請求項６に係る半導体記憶装置のショート
検出方法は、半導体記憶装置の全てのビット線と全ての
メモリセルのセルプレートの一方をＶ_CCレベルにすると
共に他方をＧＮＤレベルとし、この状態でＶ_CC電源線か
らＧＮＤに流れる電流を検知し、Ｖ_CC電源線からＧＮＤ
に流れる電流が存在すればいずれかのビット線とメモリ
セルのセルプレートとの間にショートが発生していると
判定するので、Ｖ_CC電源線からＧＮＤに流れる電流を検
知することにより容易にビット線とメモリセルのセルプ
レートとの間のショートの発生を検出することができ
る。

【００５１】請求項７に係る半導体記憶装置のショート
検出方法は、半導体記憶装置の全てのメモリセルにＬレ
ベルを書き込み、全てのビット線をＶ_CCレベルにし、所
定時間経過後に全てのメモリセルの情報を読み出し、Ｈ
レベルの読み出しデータが存在すればいずれかのビット
線とストレージノードとの間にショートが発生している
と判定するので、容易にビット線とストレージノードと
の間のショートの発生を検出することができる。

【図面の簡単な説明】

【図１】 この発明の実施例１に係る半導体記憶装置の
構成を示す図である。

【図２】 実施例１の動作を示すタイミングチャートで
ある。

【図３】 実施例２に係る半導体記憶装置の構成を示す
図である。

【図４】 実施例３に係る半導体記憶装置の構成を示す
図である。

【図５】 実施例４に係る半導体記憶装置の構成を示す
図である。

【図６】 実施例５に係る半導体記憶装置の構成を示す
図である。

【図７】 実施例６に係る半導体記憶装置の構成を示す
図である。

【図８】 従来の半導体記憶装置の構成を概略的に示す
図である。

【図９】 一般的なメモリセルの構成を示す断面図であ
る。

【符号の説明】

１ ワード線駆動回路、２ ワード線、４ ビット線、
７ Ｖ_BL発生回路、８センスアンプ、９ Ｖ_CP発生回
路、１０ メモリセル、１１ セルプレート、Ｑ１〜Ｑ
１６ トランジスタ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と、 複数のビット線と、 複数のワード線と複数のビット線との交差部に形成され
   た複数のメモリセルと、 複数のワード線にそれぞれワード線電位を与えるための
   複数のワード線駆動回路と、 複数のビット線にそれぞれビット線電位を与えるための
   複数のビット線電位発生回路と、 複数のメモリセルのセルプレートにそれぞれセルプレー
   ト電位を与えるための複数のセルプレート電位発生回路
   と、 各ワード線と対応するワード線駆動回路との間の接続／
   遮断を制御する第１のスイッチング手段と、 各ビット線と対応するビット線電位発生回路との間の接
   続／遮断を制御する第２のスイッチング手段と、 全てのワード線と全てのビット線との間に所定の電位差
   を与える第１の電位差供給手段とを備えたことを特徴と
   する半導体記憶装置。
2. 【請求項２】 さらに、各メモリセルのセルプレートと
   対応するセルプレート電位発生回路との間の接続／遮断
   を制御する第３のスイッチング手段と、 全てのビット線と全てのメモリセルのセルプレートとの
   間に所定の電位差を与える第２の電位差供給手段とを備
   えたことを特徴とする請求項１に記載の半導体記憶装
   置。
3. 【請求項３】 複数のワード線と、 複数のビット線と、 複数のワード線と複数のビット線との交差部に形成され
   た複数のメモリセルと、 複数のワード線にそれぞれワード線電位を与えるための
   複数のワード線駆動回路と、 複数のビット線にそれぞれビット線電位を与えるための
   複数のビット線電位発生回路と、 複数のメモリセルのセルプレートにそれぞれセルプレー
   ト電位を与えるための複数のセルプレート電位発生回路
   と、 各ビット線と対応するビット線電位発生回路との間の接
   続／遮断を制御する第２のスイッチング手段と、 各メモリセルのセルプレートと対応するセルプレート電
   位発生回路との間の接続／遮断を制御する第３のスイッ
   チング手段と、 全てのビット線と全てのメモリセルのセルプレートとの
   間に所定の電位差を与える第２の電位差供給手段とを備
   えたことを特徴とする半導体記憶装置。
4. 【請求項４】 さらに、各ワード線と対応するワード線
   駆動回路との間の接続／遮断を制御する第１のスイッチ
   ング手段を備えたことを特徴とする請求項３に記載の半
   導体記憶装置。
5. 【請求項５】 半導体記憶装置の全てのワード線と全て
   のビット線の一方をＶ_CCレベルにすると共に他方をＧＮ
   Ｄレベルとし、 この状態でＶ_CC電源線からＧＮＤに流れる電流を検知
   し、 Ｖ_CC電源線からＧＮＤに流れる電流が存在すればいずれ
   かのワード線とビット線との間にショートが発生してい
   ると判定することを特徴とする半導体記憶装置のショー
   ト検出方法。
6. 【請求項６】 半導体記憶装置の全てのビット線と全て
   のメモリセルのセルプレートの一方をＶ_CCレベルにする
   と共に他方をＧＮＤレベルとし、 この状態でＶ_CC電源線からＧＮＤに流れる電流を検知
   し、 Ｖ_CC電源線からＧＮＤに流れる電流が存在すればいずれ
   かのビット線とメモリセルのセルプレートとの間にショ
   ートが発生していると判定することを特徴とする半導体
   記憶装置のショート検出方法。
7. 【請求項７】 半導体記憶装置の全てのメモリセルにＬ
   レベルを書き込み、 全てのビット線をＶ_CCレベルにし、 所定時間経過後に全てのメモリセルの情報を読み出し、 Ｈレベルの読み出しデータが存在すればいずれかのビッ
   ト線とストレージノードとの間にショートが発生してい
   ると判定することを特徴とする半導体記憶装置のショー
   ト検出方法。