SU822190A1 - Выходной узел тестера дл контрол лОгичЕСКиХ уСТРОйСТВ - Google Patents

Description

(54) ВЫХОДНОЙ УЗЕЛ ТЕСТЕРА ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ УСТРОЙСТВ

Изобретение относитс  к вычислительной технике и может быть исполь зовано в тестерах дл  контрол  логи ческих устройств, выполненных на микросхемах с К-МОП технологией изготовлени . Известен выходной узел тестера дл  контрол  логических устройств, содержащий.элемент И, элемент ЗАПРЕТ схему сравнени , первый и второй ключи, выходы которых подключены к выводу контролируемого логического устройства и ко входу схемы срав нени , первые входы соединены соответственно с первым и вторым входами выходного узла, вторые входы соответственно с выходами элементов И и ЗАПРЕТ, первые и вторые входы которых соединены соответственно с треть им и четвертым входами выходного узла 1 . Недостатком такого устройства  вл ютс  ограниченные функциональные возможности вследствие того, что оно не может быть использовано в тестерах, обеспечивающих специальный режим обнаружени  неисправностей, контролируемых логических устройств св занных, например, с несоответствием заданной и реальной принадлежности данного вывода логического устройства ко входам или выходам. Это устройство характеризуетс  также низкой надежностью из-за наличи  токовой перегрузки его выхода при изменении принадлежности данного вывода логического устройства за счет ошибок в монтаже, закорачивани  соседних контактов, ошибок в работе выходного узла и т.д. Наиболее близким к предлагаемому  вл етс  выходной узел тестера дл  контрол  логических устройств, содержащий первый и второй ключи с объединенными выходами, первые . входы которых соединены с соответствующими входами узла, а вторые входы - с выходами элемента ЗАПРЕТ и элемента И соответственно, первые входы элементов И и ЗАПРЕТ соединены с соответствующими входами узла, вторые входы - с выходом триггера , первый и второй входы соторого соединены с соответствующими, входами узла, элемент сравнени , соединенный первым входом с соответствующим входом узла, вторым входом - с выводом контролируемого логического устройства, а- выходом - с выходом узла 2.

Недостатками этого устройства  вл ютс  ограниченные функциональные возможности и. низка  надежность, св занные с указанными причинами, Цель изобретени  - расширение функциональных возможностей и повышение надежности устройства.

Поставленна  цель достигаетс  тем, что в выходной узел тестера введены первый и второй резисторы, третий и четвертый ключи с объединенными выходами, инвертор и сумматор , первый вход которого соединен с первым входом элемента сравнени , второй вход - с соответствующим входом узла и третьими входами элементов И и ЗАПРЕТ, а выход - с четвертыми входами элементов И и ЗАПРЕТ, первым входом четвертого ключа и через инвертор с первым,. входом третьего ключа, выходы второго и третьего ключей через первый и второй резисторы соответственно подключены к выводу контролируемого логического устройства вторые входы третьего и четвертого ключей соединены с первыми входами первого и второго ключей соответственно .

На чертеже дана блок-схема выходного узла тестера дл  контрол  логических устройств.

Выходной узел тестера содержит сумматор 1 по модулю два/ элемент 2 сравнени  триггер 3, элемент 4 ЗАПРЕТ, элемент И 5, инвертор 6, первый 7, .второй 8, третий 9 и четвертый 10 ключи, первый 11 и второй 12 резисторы, входы 13-19 и выход 2

Логическое устройство 21 не входит в состав выходного узла тестера а приведено на чертеже дл  по снени его принципа действи .

Выходной узел тестера работает следующим образом.

Режимы работы выходного узла задаютс  двоичным кодом на его входах 14 и 15. Выходной узел работает в следующих основных режимах:

Вход

если вывод, на который

работает выходной узел,  вл етс  входом контролируемого логического устройства;

Выход, если вывод, на которы работает выходной узел,  вл етс  выходом контролируемого логического устройства;

третье состо ние , если вывод, на который работает выходной узел, представл ет собой выход на магистраль , наход щийс  в отключенном состо нии, и к нему со стороны логического устройства подключена выходом , например, схема типа ТТЛ с закрытыми верхним и нижним транзисторами .

Во всех режимах работы на входах 18 и 19 установлены логическа  и О Соответственно.

Режим Вход задаетс  на входах 14, 15 сигналами логической I I 1 I I «

Сигналы, поступающие на вход ГЗ, содержат двоичную информацию, котора  должна быть передана выходным узлом на вход контролируемого логического устройства 21.

Синхроимпульсы-на входе 16 по вл ютс  в моменты обновлени  информации на входе 13 от набора к набору теста, а на входе 17 - с задержкой по отношению к этим моментам. С входа 16 синхроимпульс проходит на З-вход триггера 3, в результате чего выход триггера 3 приобретает значение логической .

Если на входе 13 сигнал равен , то на выходе сумматора 1, при равенстве сигналов логической i на его входах, логический сигнал 0 равен О .

Так как на входах элемента 5

О

один из сигналов равен

то

на выходе элемента 5 сигнал также

О

и ключ 8 закрыт.

равен

Ключ 10 закрыт, так как на его вход поступает сигнал с выхода сумматора 1.

Так как на трех входах элемента

4 сигналы равны 1

а на четвер0

том входе сигнал равен

то на

выходе элемента 4 сигнал равен 1

и ключ 7 закрыт, в результате

чего сигнал с входа 18 поступает на

общий выход ключей 7 и 8.

Так как на входе инвертора 6 сигнал равен О, то на его выходе сигнал равен , ключ 9 открыт и сигнал с входа 18 проходит на рбщий выход ключей 9 и 10.

Через резисторы 11, 12 сигнал, равный , поступает на вход устройства 21 и на вход элемента 2.

Сопротивление резистора 11 зна- чительно меньше сопротивлени  резисTopia 12 и достаточно мало дл  того, чтобы обеспечить требуемую крутизну фронта передаваемого сигнала при наличии емкостной нагрузки.

Если сигнал на входе 13 после обновлени  информации равен О , то на выходе сумматора 1 сигнал равен 1 .

Этот сигнал поступает на входы элементов 4 и 5 и инвертора 6, в результате чего на выходах элемента 4 и инвертора 6 сигналы равны О, а на выходе,элемента 5 сигнал равен 1 .

Поэтому ключи 7 и 9 закрыты, а ключи 8 и 10 открыты, уровень логического О с входа 19 проходит 0 через резисторы 11 и 12 на вход устройства 21.

После прохождени  первого синхроимпульса со входа 16 через некоторый период времени,со входа 17 проходит второй синхроимпульс. Он поступает на R-вход триггера 3, с выхода которого на входы элементо 4 и 5 поступает сигнал О. В результате этого ключи 7,. 8 закры ты, а ключи 9, 10 удерживают чере резистор 12 требуемое значение си ла на входе устройства 21 до след щего момента обновлени  информаци Интервал времени между первым вторым синхроимпульсами достаточн велик дл  формировани  неискаженн переднего фронта передаваемого си ла. Ключи 7, 8 надежно защищены о перегрузки резистором 11 при наличии на выходе устройства 21 сигналов питающего напр жени . Величина сопротивлени  резистор 12 достаточна дл  устранени  перегрузок ключей выходного узла тестера . Резистор 12 существенно больше сопротивлени  выхода контролируемо устройства, например, имеет величи пор дка дес тков килоом, а сопроти ление выхода - от нескольких дес т ков ом до нескольких килоом. В то же врем  сопротивление резистора 12 значительно меньше вход ного сопротивлени  контролируемого устройства 21. . В случае, если выходной узел работает в режиме Вход, а к выводу устройства 21 в результате каких-либо причин подключен выход микросхемы, принадлежащий устройству 21, резистор 12 защищает от токовой перегрузки эту микросхему. Режим Выхрд задаетс  сигналами О на входе 14 и i на входе 15. Наличие на входах элементов 4 и 5 сигнала с входа 14, равного приводит к по влению на их выходах сигналов О, в результа чего ключи 7 и 8 закрыты. Если сигнал на входе 13 равен , то при на входе 14 вы сумматора 1 вырабатывает сигнал М, который поступает на вход ключа 9 и через инвертор - на вход ключа 10. В результате этого ключ 9 закрыт , ключ 10 открыт и сигнал О со входа 19 поступает на общий выход ключей 9 и 10, Если.сигнал на входе 13 равен О на входе 14 вы О, то при вырабатывает сигна ход сумматора 1 О, закрывающий ключ 10, и откр вает через инвертор 6 ключ 9 ко рый пропускает сигнал i с вход 18 на. общий выход ключей 9 и 10, На выходе устройства 21 ожидаемый сигнсш имеет другой логический уровень, чем сигнал на общем выходе ключей 9, 10. Резистор -12 позвол ет произвест проверку выхода устройства 21 сигналом , противоположным по логическо му уровню ожидаемому сигналу контакта 22. Так как сопротивление выхода устройства 21 существенно меньше по своей величине сопротивлени  резистора 12, то сигнал ключей 9 и 10 вли ет на логическое состо ние этого выхода. Поэтому в случае несоответстви  . логического сигнала на данном выходе , заданному с входа 13, схема сравнени  фиксирует факт неисправности устройства 21 по данному выходу. . Режим Третье состо ние задаетс  сигналами на входе 14 и О на входе.15. Наличие на входах элементов 4 и 5 сигнала с входа 15, равного О, приводит к по влению на их выходах сигналов О, в результате чего ключи 7 и 8 закрыты. Ключи 9 и 10 работают так же, как и в режиме Выход. При работе в составе тестера логических устройств выходной узел обеспечивает обнаружение несоответ-стви  принадлежности данного вывода устройства 21 к входам, выходам или третьим состо ни м, заданной со входов 14 и 15, и его реальной принадлежности . Такое несоответствие может образоватьс  в следующих случа х. 1.Вывод устройства 21  вл етс  ошибочно выходом, но дл  выходного узла он правильно определен со входов 14 и 15 как вход 2.Вывод устройства 21 ошибочно  вл етс  входом или третьим состо нием , а дл  выходного узла он правильно определен со входов 14 и 15 как выход, 3.Вывод устройства 21 ошибочно  вл етс  выходом, а дл  выходного узла он правильно определен со входов 14 и 15 как третье состо ние, 4.Вывод устройства 21  вл етс  входом, а дл  выходного узла он ошибочно определен со в Ход в 14 и 15 как третье состо ние. Дл  первого случа  тестер обнаруживает все ошибочно заданные выходы путем подачи на входы 13 всех выходных узлов, подключаемых к выходам устройства 21, сигнала О в двух следующих и сигнала руг за другом тестовых наборах. ри этом сигналы, поступающие а входь 13 всех остальных выходных злов, равны по логическому уровню жидаемым сигналам с соответствуюих выводов устройства 21, В том случае резисторы 11 и 12 отклюают общие выходы ключей 7 и 8, и 10 от низкоомного выхода устойства 21, и на одном из двух тесовых наборов элемент 2 обнаруживает есоответствие состо ний на выходе стройства 21 и входе 13, что сигналиэирует о несоответствии заданно и реальной принадлежности данного вывода устройства 21.

Дл  второго случа  тестер обнаруживает все выводы устройства 21, которые должны быть выходами, однако ошибочно  вл ютс  входами или третьими состо ни ми. В этом случае при заланном логическом сигнале на входе 13, на общем выходе ключей 9 и 10,вырабатываетс  инверсный сигнал, который передаетс  без потер на резисторе 12 на более высокоомны вход устройства 21 и вход элемента который и фиксирует несоответствие заданной и рёгшьной принадлежности данного вывода устройства 21. Кроме того, в этом случае провер ютс  и н справности, св занные с ошибочным определением выходного узла на выход

при правильном определении вывода . устройства 21 как входа или третьег состо ни ..

Дл  третьего случа  тестер дл  контрол  логических устройств обнаруживает несоответствие заданной и реальной принадлежности так ,как и в первом случае, при сохр1анении неизменными сигналов, поступающих на выходы и входы 13 всех остальных выходных узлов.

В четвертом случае проверка выводов устройства 21 аналогична проверке дл  первого случа , при фиксации результата проверки в интервале времени между двум  синхроимпульсами , поступающи /ш со входов 16 и 17. В этом случае из-за наличи  высокого значени  сопротивлени  резистора 12 и емкости вывода . устройства 21, а также соединительной линии между ними и выходным узлом при изменении логического уровн сигнала на входе 13 сигнал на вывод устройства 21 не успевает изменить свое значение.

Таким образом, за счет введени  сумматора 1, инвертора 6, ключей 9 и 10 и резисторов 11 и 12 обеспечиваетс  защита выходов выходного узла от токовых перегрузок и, следовательно , больша  наработка и надежность работы, а также возможность использовани  выходного узла в более широком классе тестеров.

т.е.расширение области применени  и функциональных возможностей.

Claims (2)

1.Патент США № 3849726, кл. 324-73 R, 1974.

2.Авторское свидетельство СССР 651274, кл. G 01 R 31/00, 1979 (прототип).