JPH039428B2 - - Google Patents
Info
- Publication number
- JPH039428B2 JPH039428B2 JP56197748A JP19774881A JPH039428B2 JP H039428 B2 JPH039428 B2 JP H039428B2 JP 56197748 A JP56197748 A JP 56197748A JP 19774881 A JP19774881 A JP 19774881A JP H039428 B2 JPH039428 B2 JP H039428B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- signal
- check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 238000007689 inspection Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
本発明はLSIの製造検査の有効なチエツク方法
に関するものである。
に関するものである。
LSIを製造した後、出荷に際し、その機能をチ
エツクする場合、入力ピンに信号を加え、その結
果を出力ピンで確認している。
エツクする場合、入力ピンに信号を加え、その結
果を出力ピンで確認している。
そこで、LSIの内部ゲートの機能をチエツクし
たい場合には、従来何段かのゲートを通過した後
の出力ピンでその状態を把握するか、又はその内
部ゲートから出力ピンまで直接信号を取り出す方
法の２通りがあつた。
たい場合には、従来何段かのゲートを通過した後
の出力ピンでその状態を把握するか、又はその内
部ゲートから出力ピンまで直接信号を取り出す方
法の２通りがあつた。
前者の場合は第１図に示すように、内部ゲート
G1〜G6の状態、例えばＡ点の状態を確認するた
め、これに関連する沢山の入力ピンP1〜P9の入
力設定が必要となり、初めて出力ピンP10に出力
される。
G1〜G6の状態、例えばＡ点の状態を確認するた
め、これに関連する沢山の入力ピンP1〜P9の入
力設定が必要となり、初めて出力ピンP10に出力
される。
また、後者の場合は第２図に示すようにチエツ
クのための専用ピンPrが必要となり、通常時その
ピンPrは不用となるため、このような回路を多数
有する場合、それぞれ専用ピンを設けることは大
変無駄となる。なお図においてFFはフリツプフ
ロツプを示す。その他第３図に示すようにカウン
タC1，C2…がｎ段連続（図では３段）したよう
な場合は最終段の出力確認に2n個のクロツクが必
要となる等の欠点があつた。
クのための専用ピンPrが必要となり、通常時その
ピンPrは不用となるため、このような回路を多数
有する場合、それぞれ専用ピンを設けることは大
変無駄となる。なお図においてFFはフリツプフ
ロツプを示す。その他第３図に示すようにカウン
タC1，C2…がｎ段連続（図では３段）したよう
な場合は最終段の出力確認に2n個のクロツクが必
要となる等の欠点があつた。
本発明は、このような従来の欠点を除去するた
め、LSIの限られたピンを有効に利用し、１本の
ピンに２つの機能、即ち製造後の検査時において
内部ゲートのチエツクの機能と通常使用時の本来
の機能とを共用して持たせるようにし、単に１ピ
ンの増加によつて、内部ゲートの機能を多数、そ
して迅速に監視することができ、且つLSI内部の
故障も事前に検査され、フイールドには信頼性の
高いLSIが提供できるようにしたものである。以
下本発明の一実施例を図面により詳細に説明す
る。
め、LSIの限られたピンを有効に利用し、１本の
ピンに２つの機能、即ち製造後の検査時において
内部ゲートのチエツクの機能と通常使用時の本来
の機能とを共用して持たせるようにし、単に１ピ
ンの増加によつて、内部ゲートの機能を多数、そ
して迅速に監視することができ、且つLSI内部の
故障も事前に検査され、フイールドには信頼性の
高いLSIが提供できるようにしたものである。以
下本発明の一実施例を図面により詳細に説明す
る。
第４図は本発明の一実施例の構成図で、同図ａ
は内部ゲートチエツク信号を外部に出力し確認す
る場合の構成図であり、同図ｂは同じくLSI内部
にチエツク信号を入力したい場合の構成図であ
る。
は内部ゲートチエツク信号を外部に出力し確認す
る場合の構成図であり、同図ｂは同じくLSI内部
にチエツク信号を入力したい場合の構成図であ
る。
第４図ａに示すようにLSI内部のチエツク信号
ｓをLSI外部に出力するためのトライステート出
力バツフア回路１とLSI外部の通常信号をLSI内
部に入力するための入力バツフア回路２とを接続
し、その接続点が通常／チエツク共用の信号入出
力用外部端子５に接続される。一方トライステー
ト出力バツフア回路１が論理出力状態の時に前記
入力バツフア回路２の出力を阻止するアンドゲー
ト回路３を前記入力バツフア回路２と後段の論理
回路との間に挿入・接続すると共に前記トライス
テート出力バツフア回路１にその出力状態を制御
するための制御信号入力用外部端子６を設けてお
く。なお、アンドゲート回路３の一方の入力には
制御信号入力用外部端子６に接続された制御手段
としてのインバータ回路４を介して入力される。
そして出力したい内部ゲートのチエツク信号ｓは
トライステート出力バツフア回路１に入力され、
且つ制御信号入力用外部端子６より制御信号
「Ｈ」を入力するとチエツク信号／通常信号共用
の信号入出力用外部端子５にチエツク信号が出力
として表われ確認できる。また制御信号入力用外
部端子６より制御信号「Ｌ」を入力するとトライ
ステート出力バツフア回路１は高インピーダンス
の状態となり、共用の信号入出力用外部端子５か
ら入力した通常信号は入力バツフア回路２を通つ
てアンドゲート回路３の出力から通常信号が得ら
れる。また、第４図ｂに示す回路はトライステイ
ト出力バツフア回路１には制御手段を制御信号入
力用外部端子６から制御手段としてのインバータ
回路４を介して印加し、またアンドゲート回路３
への一方の入力を制御信号入力用外部端子６から
直接入力せしめるようにしたものである。
ｓをLSI外部に出力するためのトライステート出
力バツフア回路１とLSI外部の通常信号をLSI内
部に入力するための入力バツフア回路２とを接続
し、その接続点が通常／チエツク共用の信号入出
力用外部端子５に接続される。一方トライステー
ト出力バツフア回路１が論理出力状態の時に前記
入力バツフア回路２の出力を阻止するアンドゲー
ト回路３を前記入力バツフア回路２と後段の論理
回路との間に挿入・接続すると共に前記トライス
テート出力バツフア回路１にその出力状態を制御
するための制御信号入力用外部端子６を設けてお
く。なお、アンドゲート回路３の一方の入力には
制御信号入力用外部端子６に接続された制御手段
としてのインバータ回路４を介して入力される。
そして出力したい内部ゲートのチエツク信号ｓは
トライステート出力バツフア回路１に入力され、
且つ制御信号入力用外部端子６より制御信号
「Ｈ」を入力するとチエツク信号／通常信号共用
の信号入出力用外部端子５にチエツク信号が出力
として表われ確認できる。また制御信号入力用外
部端子６より制御信号「Ｌ」を入力するとトライ
ステート出力バツフア回路１は高インピーダンス
の状態となり、共用の信号入出力用外部端子５か
ら入力した通常信号は入力バツフア回路２を通つ
てアンドゲート回路３の出力から通常信号が得ら
れる。また、第４図ｂに示す回路はトライステイ
ト出力バツフア回路１には制御手段を制御信号入
力用外部端子６から制御手段としてのインバータ
回路４を介して印加し、またアンドゲート回路３
への一方の入力を制御信号入力用外部端子６から
直接入力せしめるようにしたものである。
したがつて、入力したいチエツク信号をチエツ
ク信号／通常信号共用の信号入出力用外部端子５
から入力し、制御信号入力用外部端子６へ印加す
る制御信号を「Ｈ」にするとトライステート出力
バツフア回路１はハイ・インピーダンスの状態と
なり、入力バツフア回路２を通つてアンドゲート
回路３の出力からチエツク信号が得られる。ま
た、制御信号入力用外部端子６を「Ｌ」にすると
通常信号はトライステート出力バツフア回路１を
通つてチエツク信号／通常信号共用の信号入出力
用外部端子５に通常信号として出力される。従つ
て、第３図に示すようにカウンタがｎに段連続し
ているような場合には、この方法により途中段に
入力すると特に有効である。また第５図に示すよ
うに第４図ａおよびｂの組合せ回路の場合、制御
信号入力用外部端子１４を共通にし、チエツク信
号の入出力を最大LSIのピンの総数近くまで増加
することも可能である。
ク信号／通常信号共用の信号入出力用外部端子５
から入力し、制御信号入力用外部端子６へ印加す
る制御信号を「Ｈ」にするとトライステート出力
バツフア回路１はハイ・インピーダンスの状態と
なり、入力バツフア回路２を通つてアンドゲート
回路３の出力からチエツク信号が得られる。ま
た、制御信号入力用外部端子６を「Ｌ」にすると
通常信号はトライステート出力バツフア回路１を
通つてチエツク信号／通常信号共用の信号入出力
用外部端子５に通常信号として出力される。従つ
て、第３図に示すようにカウンタがｎに段連続し
ているような場合には、この方法により途中段に
入力すると特に有効である。また第５図に示すよ
うに第４図ａおよびｂの組合せ回路の場合、制御
信号入力用外部端子１４を共通にし、チエツク信
号の入出力を最大LSIのピンの総数近くまで増加
することも可能である。
現在LSIは増々その集積度を増加していくが限
られたピン数において出荷時点での内部ゲートが
正しく機能しているか否かの検査は増々困難を極
めている。この場合、本発明のようにチエツクの
場合と、通常機能の場合との切換用端子を１ピン
増加するだけで、従来通りの信号のチエツクはも
とより、それと同数の内部ゲートのチエツク信号
の入力及び出力が可能となり、出荷時の検査の時
間短縮と確実性が得られる効果がある。
られたピン数において出荷時点での内部ゲートが
正しく機能しているか否かの検査は増々困難を極
めている。この場合、本発明のようにチエツクの
場合と、通常機能の場合との切換用端子を１ピン
増加するだけで、従来通りの信号のチエツクはも
とより、それと同数の内部ゲートのチエツク信号
の入力及び出力が可能となり、出荷時の検査の時
間短縮と確実性が得られる効果がある。
第１図、第２図、第３図は夫々従来のLSIのチ
エツク方法を示す説明回路図、第４図は本発明の
一実施例の構成図、第４図ａは内部ゲートのチエ
ツク信号を外部に出力し確認する場合の構成図、
第４図ｂは同じくLSI内部にチエツク信号を入力
したい場合の構成図を示し、第５図は第４図ａお
よびｂの機能を１ピンの切換用端子で行う場合の
構成図である。 １……トライステート出力バツフア回路、２…
…入力バツフア回路、３……アンドゲート回路、
４……インバータ回路、５，８〜１３……信号入
出力用外部端子、６，１４……制御信号入力用外
部端子。
エツク方法を示す説明回路図、第４図は本発明の
一実施例の構成図、第４図ａは内部ゲートのチエ
ツク信号を外部に出力し確認する場合の構成図、
第４図ｂは同じくLSI内部にチエツク信号を入力
したい場合の構成図を示し、第５図は第４図ａお
よびｂの機能を１ピンの切換用端子で行う場合の
構成図である。 １……トライステート出力バツフア回路、２…
…入力バツフア回路、３……アンドゲート回路、
４……インバータ回路、５，８〜１３……信号入
出力用外部端子、６，１４……制御信号入力用外
部端子。
Claims (1)
- １ LSI内部に、通常信号またはチエツク信号を
入出力するトライステイト出力バツフア回路と該
回路に接続される入力バツフア回路と、該入力バ
ツフア回路の出力を第１の入力に接続したアンド
ゲート回路と、前記トライステイト出力バツフア
回路と前記入力バツフア回路との接続点に接続さ
れた通常／チエツク共用の信号入出力用外部端子
と、前記トライステイト出力バツフア回路の出力
状態ならびに前記アンドゲート回路の第２の入力
に接続され、該アンドゲート回路の出力状態を同
時に制御する２つの出力を有する制御手段と、該
制御手段にチエツク／通常の２つの制御信号を切
替えて入力する制御信号入力用外部端子とを設
け、該制御信号入力用外部端子からチエツク時の
制御信号を、前記制御手段に入力したとき、該制
御手段の２つの制御出力によつて前記トライステ
イトバツフア回路が論理出力状態となるとともに
前記アンドゲート回路が断となる場合には、前記
トライステイトバツフア出力回路に入力されたチ
エツク信号を前記信号入出力用外部端子を介して
取り出し可能とし、前記制御手段の前記２つの制
御出力の論理値を互に反転させることによつて、
前記トライステイトバツフア回路を高インピーダ
ンス出力状態とするとともに、前記アンドゲート
回路を接とし、前記信号入出力用外部端子から入
力されたチエツク信号を、前記アンドゲート回路
を介して取り出し可能として、LSIをチエツクす
ることを特徴とするLSIのチエツク方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197748A JPS58100437A (ja) | 1981-12-10 | 1981-12-10 | Ｌｓｉのチエツク方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197748A JPS58100437A (ja) | 1981-12-10 | 1981-12-10 | Ｌｓｉのチエツク方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58100437A JPS58100437A (ja) | 1983-06-15 |
| JPH039428B2 true JPH039428B2 (ja) | 1991-02-08 |
Family
ID=16379681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197748A Granted JPS58100437A (ja) | 1981-12-10 | 1981-12-10 | Ｌｓｉのチエツク方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58100437A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0679056B2 (ja) * | 1985-05-17 | 1994-10-05 | 松下電子工業株式会社 | 集積回路 |
| US4752729A (en) * | 1986-07-01 | 1988-06-21 | Texas Instruments Incorporated | Test circuit for VSLI integrated circuits |
| JP2919841B2 (ja) * | 1988-11-16 | 1999-07-19 | ローム株式会社 | データ処理装置のテスト方法 |
-
1981
- 1981-12-10 JP JP56197748A patent/JPS58100437A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58100437A (ja) | 1983-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3002201B2 (ja) | クロス接続形検査回路及びそのための集積回路 | |
| JP2946658B2 (ja) | フリップフロップ回路 | |
| JPH039428B2 (ja) | ||
| JPH0644031B2 (ja) | テスト回路 | |
| JPH01138726A (ja) | 集積回路チツプの検査方法および装置 | |
| KR920008417B1 (ko) | 반도체 집적 장치 | |
| JPS6248862B2 (ja) | ||
| JPS60174963A (ja) | 電子パツケ−ジ試験回路 | |
| JP3116832B2 (ja) | Ｌｓｉ検査方式 | |
| JPH0567949A (ja) | フリツプフロツプ回路 | |
| JPH0267973A (ja) | 動作保証回路を有する診断用回路 | |
| JPH02118475A (ja) | 論理集積回路 | |
| JPH02174417A (ja) | Ｄ形フリップフロップ回路 | |
| JPH0746123B2 (ja) | 集積回路の試験方式 | |
| JPH0750149B2 (ja) | シフトレジスタのテスト方法 | |
| JPS6173075A (ja) | Ｌｓｉ論理状態抽出方式 | |
| JP3341421B2 (ja) | 計数回路 | |
| JPH0331007B2 (ja) | ||
| JPH03197883A (ja) | 半導体集積回路 | |
| KR100604785B1 (ko) | 바운더리 스캔 셀을 구비하는 집적회로 장치 | |
| JP2874984B2 (ja) | デジタル論理装置のスキャン回路 | |
| JPS63132185A (ja) | 入力回路装置 | |
| JPH0618630A (ja) | 半導体集積回路 | |
| JPH01197675A (ja) | 論理回路の診断方法 | |
| JPH03102271A (ja) | ネット縮退故障検出回路 |