JPH0618630A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0618630A JPH0618630A JP4177843A JP17784392A JPH0618630A JP H0618630 A JPH0618630 A JP H0618630A JP 4177843 A JP4177843 A JP 4177843A JP 17784392 A JP17784392 A JP 17784392A JP H0618630 A JPH0618630 A JP H0618630A
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- JP
- Japan
- Prior art keywords
- terminal
- input
- functional block
- signal
- test
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】従来の半導体集積回路の動作テストでは、テス
ト用入力パターンで動作テストを行った場合、セットア
ップ時間・ホールド時間の不足、ハザード等による誤動
作、出力信号不定等の欠点があり、テスト用入力パター
ンで動作テストを行ってもこれらの欠点が発生しない様
に改善すること。 【構成】機能ブロックＡ，Ｂの単位で構成する半導体集
積回路において、前記機能ブロックＡ，Ｂに入力される
テストリセット信号端子１１０，１２０を備えている。
ト用入力パターンで動作テストを行った場合、セットア
ップ時間・ホールド時間の不足、ハザード等による誤動
作、出力信号不定等の欠点があり、テスト用入力パター
ンで動作テストを行ってもこれらの欠点が発生しない様
に改善すること。 【構成】機能ブロックＡ，Ｂの単位で構成する半導体集
積回路において、前記機能ブロックＡ，Ｂに入力される
テストリセット信号端子１１０，１２０を備えている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に機能ブロックの単位で構成された半導体集積回路内
の機能ブロック単位でのテスト回路に関する。
特に機能ブロックの単位で構成された半導体集積回路内
の機能ブロック単位でのテスト回路に関する。
【０００２】
【従来の技術】一般に半導体集積回路の動作テストは、
実際の動作とは異なるテスト用の入力タイミングでテス
ト用入力パターンを作成し、機能ブロックごとに回路を
分割し機能ブロック単位で動作テストを行う。
実際の動作とは異なるテスト用の入力タイミングでテス
ト用入力パターンを作成し、機能ブロックごとに回路を
分割し機能ブロック単位で動作テストを行う。
【０００３】テスト用入力パターンを作成する場合、機
能ごとに分割された機能ブロックすべてを考慮し、テス
ト用入力パターンを作成しないと、動作テストを行って
いる機能ブロックから、動作テストを行っていない機能
ブロックに、設計どきに考慮されていないタイミングで
信号が入力される。このとき、動作テストを行っていな
い機能ブロックにおいて、セットアップ時間の不足やホ
ールド時間の不足、ハザード等により誤動作、出力信号
の不一致、出力信号の不定などの不具合によって動作テ
ストパターンとして使用出来なくなる。
能ごとに分割された機能ブロックすべてを考慮し、テス
ト用入力パターンを作成しないと、動作テストを行って
いる機能ブロックから、動作テストを行っていない機能
ブロックに、設計どきに考慮されていないタイミングで
信号が入力される。このとき、動作テストを行っていな
い機能ブロックにおいて、セットアップ時間の不足やホ
ールド時間の不足、ハザード等により誤動作、出力信号
の不一致、出力信号の不定などの不具合によって動作テ
ストパターンとして使用出来なくなる。
【０００４】テスト用入力パターンによって発生する不
具合の一例を、図３の回路図、図４，図５の簡単のタイ
ミング図で示す。図３のフリップフロップ２１，フリッ
プフロップ２２は互いに分割された別の機能ブロックに
あり、フリップフロップ２１のデータ出力端子２１２が
フリップフロップ２２のデータ入力端子２２０に接続さ
れている。フリップフロップ２１には端子２１１よりク
ロックが入力され、フリップフロップ２２には端子２２
１よりクロックが入力されている。端子２１０はフリッ
プフロップ２１のデータ入力端子であり、端子２２２は
フリップフロップ２２のデータ出力端子であり、入力端
子２３０はフリップフロップ２１・フリップフロップ２
２のリセット端子に接続されている。
具合の一例を、図３の回路図、図４，図５の簡単のタイ
ミング図で示す。図３のフリップフロップ２１，フリッ
プフロップ２２は互いに分割された別の機能ブロックに
あり、フリップフロップ２１のデータ出力端子２１２が
フリップフロップ２２のデータ入力端子２２０に接続さ
れている。フリップフロップ２１には端子２１１よりク
ロックが入力され、フリップフロップ２２には端子２２
１よりクロックが入力されている。端子２１０はフリッ
プフロップ２１のデータ入力端子であり、端子２２２は
フリップフロップ２２のデータ出力端子であり、入力端
子２３０はフリップフロップ２１・フリップフロップ２
２のリセット端子に接続されている。
【０００５】図４は設計値のタイミングで入力された場
合のタイミング図を示している。図４において、信号ａ
１は端子２３０の入力信号を示し、信号ｂ１は端子２１
０の入力信号を示し、信号ｃ１は端子２１１の入力信号
を示し、信号ｄ１は端子２２１の入力信号を示し、信号
ｅ１はフリップフロップ２１のデータ出力端子２１２の
出力信号を示し、信号ｆ１はフリップフロップ２２のデ
ータ出力端子２２２の出力信号を示している。
合のタイミング図を示している。図４において、信号ａ
１は端子２３０の入力信号を示し、信号ｂ１は端子２１
０の入力信号を示し、信号ｃ１は端子２１１の入力信号
を示し、信号ｄ１は端子２２１の入力信号を示し、信号
ｅ１はフリップフロップ２１のデータ出力端子２１２の
出力信号を示し、信号ｆ１はフリップフロップ２２のデ
ータ出力端子２２２の出力信号を示している。
【０００６】入力信号ａ１はＴ１０で変化し、フリップ
フロップ２１・フリップフロップ２２はリセットが解除
される。信号ｂ１はＴ１２で変化し、入力端子２１０よ
り入力され、Ｔ１３で信号ｅ１は信号ｃ１と共に変化
し、出力端子２１２より出力され入力端子２２０に入力
される。Ｔ１６で信号ｆ１は信号ｄ１と共に変化し、出
力端子２２２より出力される。
フロップ２１・フリップフロップ２２はリセットが解除
される。信号ｂ１はＴ１２で変化し、入力端子２１０よ
り入力され、Ｔ１３で信号ｅ１は信号ｃ１と共に変化
し、出力端子２１２より出力され入力端子２２０に入力
される。Ｔ１６で信号ｆ１は信号ｄ１と共に変化し、出
力端子２２２より出力される。
【０００７】図５はテスト用タイミングで入力された場
合のタイミング図を示している。図５において、信号ａ
２は端子２３０の入力信号を示し、信号ｂ２は端子２１
０の入力信号を示し、信号ｃ２は端子２１１の入力信号
を示し、信号ｄ２は端子２２１の入力信号を示し、信号
ｅ２はフリップフロップ２１のデータ出力端子２１２の
出力信号を示し、信号ｆ２はフリップフロップ２２のデ
ータ出力端子２２２の出力信号を示している。
合のタイミング図を示している。図５において、信号ａ
２は端子２３０の入力信号を示し、信号ｂ２は端子２１
０の入力信号を示し、信号ｃ２は端子２１１の入力信号
を示し、信号ｄ２は端子２２１の入力信号を示し、信号
ｅ２はフリップフロップ２１のデータ出力端子２１２の
出力信号を示し、信号ｆ２はフリップフロップ２２のデ
ータ出力端子２２２の出力信号を示している。
【０００８】入力信号ａ２はＴ２０で変化し、フリップ
フロップ２１・フリップフロップ２２はリセットが解除
される。信号ｂ２はＴ２２で変化し、入力端子２１０よ
り入力され、Ｔ２３で信号ｅ２は信号ｃ２と共に変化
し、出力端子２１２より出力され入力端子２２０に入力
される。信号ｆ２は信号ｄ２と共に変化するが同時に信
号ｅ２が変化する。すなわち、フリップフロップ２２の
入力信号Ｅと入力信号Ｄが同時に変化するために、出力
端子２２２の出力状態ｆ２は、Ｔ２１での信号ｅ２の状
態もしくはＴ２３での変化後の信号ｅ２の状態どちらか
（点線部分）が出力され、出力状態が不定という不具合
現象が発生する。
フロップ２１・フリップフロップ２２はリセットが解除
される。信号ｂ２はＴ２２で変化し、入力端子２１０よ
り入力され、Ｔ２３で信号ｅ２は信号ｃ２と共に変化
し、出力端子２１２より出力され入力端子２２０に入力
される。信号ｆ２は信号ｄ２と共に変化するが同時に信
号ｅ２が変化する。すなわち、フリップフロップ２２の
入力信号Ｅと入力信号Ｄが同時に変化するために、出力
端子２２２の出力状態ｆ２は、Ｔ２１での信号ｅ２の状
態もしくはＴ２３での変化後の信号ｅ２の状態どちらか
（点線部分）が出力され、出力状態が不定という不具合
現象が発生する。
【０００９】前記の一例が示すような理由により、１つ
の機能ブロックのテスト用入力パターン作成する場合、
セットアップ時間の不定、ホールド時間の不足、ハザー
ド等による誤動作、出力信号の不一致、出力信号の不定
などの不具合を防ぐために、機能ブロックごとに分割さ
れた機能ブロック全てを考慮しながら作成する必要があ
る。
の機能ブロックのテスト用入力パターン作成する場合、
セットアップ時間の不定、ホールド時間の不足、ハザー
ド等による誤動作、出力信号の不一致、出力信号の不定
などの不具合を防ぐために、機能ブロックごとに分割さ
れた機能ブロック全てを考慮しながら作成する必要があ
る。
【００１０】
【発明が解決しようとする課題】機能ブロックごとに回
路を分割して動作テストを行う場合に、テスト用入力パ
ターンを入力すると、実際の動作と同じタイミングで入
力されない為に、誤動作、出力信号の不定等の不具合が
発生してしまうので、テスト用入力パターンを作成する
場合、機能ブロック間の入出力信号の条件を見直さなけ
ればならないと言う欠点がある。
路を分割して動作テストを行う場合に、テスト用入力パ
ターンを入力すると、実際の動作と同じタイミングで入
力されない為に、誤動作、出力信号の不定等の不具合が
発生してしまうので、テスト用入力パターンを作成する
場合、機能ブロック間の入出力信号の条件を見直さなけ
ればならないと言う欠点がある。
【００１１】本発明の目的は、前記欠点を解決し、簡単
にテスト用入力パターンを作成できるようにした半導体
集積回路を提供することにある。
にテスト用入力パターンを作成できるようにした半導体
集積回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の構成は、機能ブ
ロックの単位で構成する半導体集積回路において、前記
機能ブロックに入力されるテストリセット信号を備えて
いることを特徴とする。
ロックの単位で構成する半導体集積回路において、前記
機能ブロックに入力されるテストリセット信号を備えて
いることを特徴とする。
【００１３】
【実施例】図１は、本発明の一実施例の半導体集積回路
のブロック図である。図１において、本実施例は、端子
１００がシステムリセット信号入力端子、端子１１０が
機能ブロックＡ１１用テスト入力リセット信号入力端子
である。ＡＮＤゲート１３の出力信号は機能ブロックＡ
１１のリセット入力に接続している。端子１２０は機能
ブロックＢ１２用テスト入力リセット信号入力端子であ
る。ＡＮＤゲート１４の出力信号は機能ブロックＢ１２
のリセット入力に接続している。ＡＮＤゲート１３は機
能ブロックＡ１１のリセット信号を受け持ち、ＡＮＤゲ
ート１４は機能ブロックＢ１２のリセット信号を受け持
つ、すなわちＡＮＤゲート１３の出力は、機能ブロック
Ａ１１をリセット状態にする事ができ、ＡＮＤゲート１
４の出力は機能ブロックＢ１２をリセット状態にする事
が出来る。
のブロック図である。図１において、本実施例は、端子
１００がシステムリセット信号入力端子、端子１１０が
機能ブロックＡ１１用テスト入力リセット信号入力端子
である。ＡＮＤゲート１３の出力信号は機能ブロックＡ
１１のリセット入力に接続している。端子１２０は機能
ブロックＢ１２用テスト入力リセット信号入力端子であ
る。ＡＮＤゲート１４の出力信号は機能ブロックＢ１２
のリセット入力に接続している。ＡＮＤゲート１３は機
能ブロックＡ１１のリセット信号を受け持ち、ＡＮＤゲ
ート１４は機能ブロックＢ１２のリセット信号を受け持
つ、すなわちＡＮＤゲート１３の出力は、機能ブロック
Ａ１１をリセット状態にする事ができ、ＡＮＤゲート１
４の出力は機能ブロックＢ１２をリセット状態にする事
が出来る。
【００１４】機能ブロックＡ１１の出力端子１１３は機
能ブロックＢ１２の入力端子１２３に接続されている。
端子１１２は機能ブロックＡ１１の出力端子、端子１２
１は機能ブロックＢ１２のテスト信号入力を受け持って
いる。
能ブロックＢ１２の入力端子１２３に接続されている。
端子１１２は機能ブロックＡ１１の出力端子、端子１２
１は機能ブロックＢ１２のテスト信号入力を受け持って
いる。
【００１５】以上説明した様に、端子１１０にテストリ
セット信号を入力する事によって機能ブロックＡ１１を
リセット状態にする事ができ、端子１２０にテストリセ
ット信号を入力する事によって機能ブロックＢ１２をリ
セット状態にする事が出来る。
セット信号を入力する事によって機能ブロックＡ１１を
リセット状態にする事ができ、端子１２０にテストリセ
ット信号を入力する事によって機能ブロックＢ１２をリ
セット状態にする事が出来る。
【００１６】機能ブロックＡ１１の動作テストを行う場
合、端子１２０よりテストリセット信号を入力し、機能
ブロックＢ１２をリセット状態にして機能ブロックＡ１
１の動作テストを行う。機能ブロックＡ１１の動作テス
トは、入力端子１１１より入力し、出力端子１１２によ
り確認することが出来る。機能ブロックＢ１２がリセッ
ト状態なので、機能ブロックＡ１１の出力端子１１３よ
り機能ブロックＢ１２の入力端子１２３に信号が入力さ
れても、機能ブロックＢ１２のセットアップ時間の不
足、ホールド時間の不足、ハザード等による誤動作、出
力信号不定の発生を防ぐ事が出来る。
合、端子１２０よりテストリセット信号を入力し、機能
ブロックＢ１２をリセット状態にして機能ブロックＡ１
１の動作テストを行う。機能ブロックＡ１１の動作テス
トは、入力端子１１１より入力し、出力端子１１２によ
り確認することが出来る。機能ブロックＢ１２がリセッ
ト状態なので、機能ブロックＡ１１の出力端子１１３よ
り機能ブロックＢ１２の入力端子１２３に信号が入力さ
れても、機能ブロックＢ１２のセットアップ時間の不
足、ホールド時間の不足、ハザード等による誤動作、出
力信号不定の発生を防ぐ事が出来る。
【００１７】機能ブロックＢ１２の動作テストを行う場
合、端子１１０よりテストリセット信号を入力し、機能
ブロックＡ１１をリセット状態にして、機能ブロックＢ
１２の動作テストを行う。機能ブロックＢ１２の動作テ
ストは、入力端子１２１より入力し、出力端子１２２に
より確認することが出来る。機能ブロックＡ１１がリセ
ット状態なので、入力端子１１１より機能ブロックＡ１
１に信号が入力されても、機能ブロックＡ１１のセット
アップ時間の不足、ホールド時間の不足、ハザード等に
よる誤動作、出力信号不定の発生を防ぐ事が出来る。
合、端子１１０よりテストリセット信号を入力し、機能
ブロックＡ１１をリセット状態にして、機能ブロックＢ
１２の動作テストを行う。機能ブロックＢ１２の動作テ
ストは、入力端子１２１より入力し、出力端子１２２に
より確認することが出来る。機能ブロックＡ１１がリセ
ット状態なので、入力端子１１１より機能ブロックＡ１
１に信号が入力されても、機能ブロックＡ１１のセット
アップ時間の不足、ホールド時間の不足、ハザード等に
よる誤動作、出力信号不定の発生を防ぐ事が出来る。
【００１８】図２は本発明の他の実施例の半導体集積回
路のブロック図である。図２において、本実施例は、端
子１５０がシステムリセット信号入力端子、端子１６０
が機能ブロックＡ１６用テスト入力リセット信号入力端
子である。ＮＡＮＤゲート１８の出力信号は機能ブロッ
クＡ１６のリセット入力に接続している。端子１７０は
機能ブロックＢ１７用テスト入力リセット信号入力端子
である。ＮＡＮＤゲート１９の出力信号は機能ブロック
Ｂ１７のリセット入力に接続している。ＮＡＮＤゲート
１８は機能ブロックＡ１６のリセット信号を受け持ち、
ＮＡＮＤゲート１９は機能ブロックＢ１７のリセット信
号を受け持つ、すなわちＮＡＮＤゲート１８の出力は、
機能ブロックＡ１６をリセット状態にする事ができＮＡ
ＮＤゲート１９の出力は機能ブロックＢ１７をリセット
状態にする事が出来る。
路のブロック図である。図２において、本実施例は、端
子１５０がシステムリセット信号入力端子、端子１６０
が機能ブロックＡ１６用テスト入力リセット信号入力端
子である。ＮＡＮＤゲート１８の出力信号は機能ブロッ
クＡ１６のリセット入力に接続している。端子１７０は
機能ブロックＢ１７用テスト入力リセット信号入力端子
である。ＮＡＮＤゲート１９の出力信号は機能ブロック
Ｂ１７のリセット入力に接続している。ＮＡＮＤゲート
１８は機能ブロックＡ１６のリセット信号を受け持ち、
ＮＡＮＤゲート１９は機能ブロックＢ１７のリセット信
号を受け持つ、すなわちＮＡＮＤゲート１８の出力は、
機能ブロックＡ１６をリセット状態にする事ができＮＡ
ＮＤゲート１９の出力は機能ブロックＢ１７をリセット
状態にする事が出来る。
【００１９】機能ブロックＡ１６の出力端子１６３は機
能ブロックＢ１７の入力端子１７３に接続されている。
端子１６２は機能ブロックＡ１６の出力端子、端子１７
１は機能ブロックＢ１７のテスト信号入力を受け持って
いる。
能ブロックＢ１７の入力端子１７３に接続されている。
端子１６２は機能ブロックＡ１６の出力端子、端子１７
１は機能ブロックＢ１７のテスト信号入力を受け持って
いる。
【００２０】以上説明したように、端子１６０にテスト
リセット信号を入力する事によって機能ブロックＡ１６
をリセット状態にする事ができ、端子１７０にテストリ
セット信号を入力する事によって機能ブロックＢ１７を
リセット状態にする事が出来る。
リセット信号を入力する事によって機能ブロックＡ１６
をリセット状態にする事ができ、端子１７０にテストリ
セット信号を入力する事によって機能ブロックＢ１７を
リセット状態にする事が出来る。
【００２１】機能ブロックＡ１６の動作テストを行う場
合、端子１７０よりテストリセット信号を入力し、機能
ブロックＢ１７をリセット状態にして機能ブロックＡ１
６の動作テストを行う。機能ブロックＡ１６の動作テス
トは、入力端子１６１より入力し、出力端子１６２によ
り確認することが出来る。機能ブロックＢ１７がリセッ
ト状態なので、機能ブロックＡ１６の出力端子１６３よ
り機能ブロックＢ１７の入力端子１７３に信号が入力さ
れても、機能ブロックＢ１７のセットアップ時間の不
足、ホールド時間の不足、ハザード等による誤動作、出
力信号不定の発生を防ぐ事が出来る。
合、端子１７０よりテストリセット信号を入力し、機能
ブロックＢ１７をリセット状態にして機能ブロックＡ１
６の動作テストを行う。機能ブロックＡ１６の動作テス
トは、入力端子１６１より入力し、出力端子１６２によ
り確認することが出来る。機能ブロックＢ１７がリセッ
ト状態なので、機能ブロックＡ１６の出力端子１６３よ
り機能ブロックＢ１７の入力端子１７３に信号が入力さ
れても、機能ブロックＢ１７のセットアップ時間の不
足、ホールド時間の不足、ハザード等による誤動作、出
力信号不定の発生を防ぐ事が出来る。
【００２２】機能ブロックＢ１７の動作テストを行う場
合、端子１６０よりテストリセット信号を入力し、機能
ブロックＡ１６をリセット状態にして、機能ブロックＢ
１７の動作テストを行う。機能ブロックＢ１７の動作テ
ストは、入力端子１７１より入力し、出力端子１７２に
より確認することが出来る。機能ブロックＡ１６がリセ
ット状態なので、入力端子１６１より機能ブロックＡ１
６に信号が入力されても、機能ブロックＡ１６のセット
アップ時間の不足、ホールド時間の不足、ハザード等に
よる誤動作、出力信号不定の発生を防ぐ事が出来る。
合、端子１６０よりテストリセット信号を入力し、機能
ブロックＡ１６をリセット状態にして、機能ブロックＢ
１７の動作テストを行う。機能ブロックＢ１７の動作テ
ストは、入力端子１７１より入力し、出力端子１７２に
より確認することが出来る。機能ブロックＡ１６がリセ
ット状態なので、入力端子１６１より機能ブロックＡ１
６に信号が入力されても、機能ブロックＡ１６のセット
アップ時間の不足、ホールド時間の不足、ハザード等に
よる誤動作、出力信号不定の発生を防ぐ事が出来る。
【００２３】また、ＡＮＤゲート１３，ＡＮＤゲート１
４，ＮＡＮＤゲート１８，ＮＡＮＤゲート１９は実施例
であり、入出力論理を考慮することにより、ＡＮＤ，Ｎ
ＡＮＤ，ＯＲ，ＮＯＲ，ＥＸ−ＯＲ，ＥＸ−ＮＯＲ等の
論理ゲートで構成出来ることは言うまでもない。
４，ＮＡＮＤゲート１８，ＮＡＮＤゲート１９は実施例
であり、入出力論理を考慮することにより、ＡＮＤ，Ｎ
ＡＮＤ，ＯＲ，ＮＯＲ，ＥＸ−ＯＲ，ＥＸ−ＮＯＲ等の
論理ゲートで構成出来ることは言うまでもない。
【００２４】
【発明の効果】以上説明した様に、従来ではテスト用入
力パターンで動作テストする場合は回路図全体を考慮し
なければならなかったが、本発明は、機能ブロックごと
にテストリセット入力を追加する事により、動作テスト
を行っていない機能ブロックでのセットアップ時間の不
足、ホールド時間の不足、ハザード等による誤動作、出
力信号の不定等の不具合を防ぐ事が出来るという効果が
あり、またテスト用入力パターンを作成する場合、動作
テストを行う機能ブロックのみ考慮するだけでテスト用
入力パターンを作成する事が出来るという効果もある。
力パターンで動作テストする場合は回路図全体を考慮し
なければならなかったが、本発明は、機能ブロックごと
にテストリセット入力を追加する事により、動作テスト
を行っていない機能ブロックでのセットアップ時間の不
足、ホールド時間の不足、ハザード等による誤動作、出
力信号の不定等の不具合を防ぐ事が出来るという効果が
あり、またテスト用入力パターンを作成する場合、動作
テストを行う機能ブロックのみ考慮するだけでテスト用
入力パターンを作成する事が出来るという効果もある。
【図１】本発明の一実施例の半導体集積回路を示すブロ
ック図である。
ック図である。
【図２】本発明の他の実施例を示すブロック図である。
【図３】従来の技術を示す論理回路図である。
【図４】図３の第１のタイミング図である。
【図５】図３の第２のタイミング図である。
１１，１６ 機能ブロックＡ １２，１７ 機能ブロックＢ １３，１４ ＡＮＤゲート １８，１９ ＮＡＮＤゲート １００，１５０ システムリセット端子 １１０，１２０，１６０，１７０ テストリセット端
子 １１１，１６１ 機能ブロックＡの入力端子 １２１，１７１ 機能ブロックＢの入力端子 １１２，１６２ 機能ブロックＡの出力端子 １２２，１７２ 機能ブロックＢの出力端子 ２１，２２ フリップフロップ ２１０ フリップフロップ２１のデータ入力端子 ２１１ フリップフロップ２１のクロック端子 ２１２ フリップフロップ２１のデータ出力端子 ２２０ フリップフロップ２２のデータ入力端子 ２２１ フリップフロップ２２のクロック端子 ２２２ フリップフロップ２２のデータ出力端子 ２３０ フリップフロップ２１／２２のリセット入力
端子 Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ 信号
子 １１１，１６１ 機能ブロックＡの入力端子 １２１，１７１ 機能ブロックＢの入力端子 １１２，１６２ 機能ブロックＡの出力端子 １２２，１７２ 機能ブロックＢの出力端子 ２１，２２ フリップフロップ ２１０ フリップフロップ２１のデータ入力端子 ２１１ フリップフロップ２１のクロック端子 ２１２ フリップフロップ２１のデータ出力端子 ２２０ フリップフロップ２２のデータ入力端子 ２２１ フリップフロップ２２のクロック端子 ２２２ フリップフロップ２２のデータ出力端子 ２３０ フリップフロップ２１／２２のリセット入力
端子 Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ 信号
Claims (2)
- 【請求項１】 機能ブロックの単位で構成する半導体集
積回路において、前記機能ブロックに入力されるテスト
リセット信号を備えることを特徴とする半導体集積回
路。 - 【請求項２】 機能ブロックが、フリップフロップを有
する請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177843A JPH0618630A (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177843A JPH0618630A (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0618630A true JPH0618630A (ja) | 1994-01-28 |
Family
ID=16038089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4177843A Withdrawn JPH0618630A (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618630A (ja) |
-
1992
- 1992-07-06 JP JP4177843A patent/JPH0618630A/ja not_active Withdrawn
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