JPH01138726A - 集積回路チツプの検査方法および装置 - Google Patents
集積回路チツプの検査方法および装置Info
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- JPH01138726A JPH01138726A JP63190521A JP19052188A JPH01138726A JP H01138726 A JPH01138726 A JP H01138726A JP 63190521 A JP63190521 A JP 63190521A JP 19052188 A JP19052188 A JP 19052188A JP H01138726 A JPH01138726 A JP H01138726A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はデータ処理装置に関し、特に、プログラム可能
な信号線を有する集積回路チップを検査する方法および
装置に関する。
な信号線を有する集積回路チップを検査する方法および
装置に関する。
１９７９年１１月２７日１ｃＤＯｒｔｉｅｌ ＪａＣｋ
ＳＯｎ Ｋ付与された米国特許第４１７６．２５８号は
、一般に機能冗長性検査（ＦＲＣ）として知られている
集積回路チップの検査方法および回路を開示している。
ＳＯｎ Ｋ付与された米国特許第４１７６．２５８号は
、一般に機能冗長性検査（ＦＲＣ）として知られている
集積回路チップの検査方法および回路を開示している。
基本的な原理は同一チップのマスターチエッカ対を並列
に接続することである。一方のチップすなわちマスクだ
けが実際にその出力を駆動し、他方のチップすなわちチ
エッカはその出力を禁止する。
に接続することである。一方のチップすなわちマスクだ
けが実際にその出力を駆動し、他方のチップすなわちチ
エッカはその出力を禁止する。
同一の各チップには検査回路が存在する。この検査回路
はチエッカとして指定されたチップ上でのみ活性化され
、それＫよってチップを同一に製造することが可能にな
り、部品が１つで足り、また外部の誤り検査回路を必要
としないという利点が得られる。活性化されると、検査
回路は２つのチップの出力ピン上の値を比較する。比較
された値が異なれば、誤りにフラグが立てられる。
はチエッカとして指定されたチップ上でのみ活性化され
、それＫよってチップを同一に製造することが可能にな
り、部品が１つで足り、また外部の誤り検査回路を必要
としないという利点が得られる。活性化されると、検査
回路は２つのチップの出力ピン上の値を比較する。比較
された値が異なれば、誤りにフラグが立てられる。
従来のＦＲＣ法では、比較が生じる時間は可変で社なく
、通常、出カビ／が駆動された後ある一定の時間である
。これは、チップ内のデータ処理論理がプロセッササイ
クルの一定時点で各出力ピンを駆動するからである。こ
れはまた、ピン値の最大の設定時間を意味する。外部負
荷が、検査回路が比較をなす前には出力ピンはその期待
値に定まらない程度のものである場合、検査回路は誤ま
つ九値を用いて、偽の課りにフラグを立てる（また真の
誤りを見落とす）。
、通常、出カビ／が駆動された後ある一定の時間である
。これは、チップ内のデータ処理論理がプロセッササイ
クルの一定時点で各出力ピンを駆動するからである。こ
れはまた、ピン値の最大の設定時間を意味する。外部負
荷が、検査回路が比較をなす前には出力ピンはその期待
値に定まらない程度のものである場合、検査回路は誤ま
つ九値を用いて、偽の課りにフラグを立てる（また真の
誤りを見落とす）。
同時係属の特許出願５Ｎ６３．４６８（１９８７年７月
１８日出願）は、任意のパターンの制御信号タイミング
を発生して、ダイナミックＲＡＭ動作の一定範囲のタイ
之／グ制御を与えるメモリ制御ユニット（ＭＣＵ）を開
示している。
１８日出願）は、任意のパターンの制御信号タイミング
を発生して、ダイナミックＲＡＭ動作の一定範囲のタイ
之／グ制御を与えるメモリ制御ユニット（ＭＣＵ）を開
示している。
ピン上の移行はユーザがプログラム可能で、プロセッサ
サイクルの一定時期には起らない。実際には、ピンは１
サイクル中に２回変化することさえある。ＦＲＣ論理は
このことを考慮に入れなければならない。また、外部負
荷は設定時間を変化させる仁とがあるので、出力値の比
較の点はより複雑な態様で決定されなければならない。
サイクルの一定時期には起らない。実際には、ピンは１
サイクル中に２回変化することさえある。ＦＲＣ論理は
このことを考慮に入れなければならない。また、外部負
荷は設定時間を変化させる仁とがあるので、出力値の比
較の点はより複雑な態様で決定されなければならない。
従って、本発明の目的は、出力が時間変化に応じてプロ
グラム可能な集積回路チップの冗長検査論理を与えるこ
とである。
グラム可能な集積回路チップの冗長検査論理を与えるこ
とである。
簡単にいうと、上記目的は、本発明に従がって、各プロ
グラムされた移行に関連した窓（ウィンドウ）を出力ピ
ン上に生成するウィンドウロジック（窓論理）によって
達成される０窓の立上り端で誤りフリップフロップが設
定される。フリップ７四ツブがこの時点で設定されるだ
けで誤りにはフラグが立てられない。窓は一定時間の間
開いたままである。窓が開いている時間の間、出カビ／
が正しく主張されるならば、誤りフラグはクリアされる
。しかし、ビ／が常に誤まって主張される（誤まりを示
す）ならば、誤りフリップフロップは設定されたま＼で
ある。窓が閉じると（窓パルスの立下り端上で）、誤り
指示パルスが生成される。
グラムされた移行に関連した窓（ウィンドウ）を出力ピ
ン上に生成するウィンドウロジック（窓論理）によって
達成される０窓の立上り端で誤りフリップフロップが設
定される。フリップ７四ツブがこの時点で設定されるだ
けで誤りにはフラグが立てられない。窓は一定時間の間
開いたままである。窓が開いている時間の間、出カビ／
が正しく主張されるならば、誤りフラグはクリアされる
。しかし、ビ／が常に誤まって主張される（誤まりを示
す）ならば、誤りフリップフロップは設定されたま＼で
ある。窓が閉じると（窓パルスの立下り端上で）、誤り
指示パルスが生成される。
この時点の７リツプフロツプの値は誤り検出サブシステ
ムに報告される。
ムに報告される。
第１図には、２つの集積回路チップ、テップＡおよびチ
ップＢが２つの点線枠内に示されている。
ップＢが２つの点線枠内に示されている。
両方のチップとも全く同じ製造されるから、同じ部品番
号でよい。各チップはその上に製造されたプログラミン
グ論理１０を有する。これは入力１２に応答し、出力１
°４ 、１５を与える任意の集積回路でよい。出力１４
．１５は論理１０によって実行される機能に応じて一定
の関係を有する。窓誤り検査論理２６がチップ上に製造
され、詳細は第２図に示されている。
号でよい。各チップはその上に製造されたプログラミン
グ論理１０を有する。これは入力１２に応答し、出力１
°４ 、１５を与える任意の集積回路でよい。出力１４
．１５は論理１０によって実行される機能に応じて一定
の関係を有する。窓誤り検査論理２６がチップ上に製造
され、詳細は第２図に示されている。
プログラミング論理１０のセット出力１４は信号ラッチ
１６のセット入力に直接供給される。プログラミング論
理１０のリセット出力１５は信号ラッチ１６のリセット
入力に直接供給される。信号ラッチ１６の出力１８は３
状態ドライバ２０の１人力に直接供給される。３状態ド
ライバ２０はエネーブル入力２２を有し、このエネーブ
ル人力２２は集積回路パッケージの検査入力ピンに接続
される。ドライバの出力２４は外部テップデータ出力ピ
ンに接続され、また窓誤り検査論理２６にも接続されて
いる。検査入力ピン２２が付勢されると、ドライバ２０
はディスエーブル（使用禁止）されるので出力１３上の
データはそこを通過しない。ドライバ２０は、ラッチの
ようなチップ上に完全に内蔵されたものであれ、単純な
スイッチであれ、ブローアプルリ／り（ｂｌｏｗａｂｌ
ｅ １ｉｎｋ）であれ任意の多状態装置でよく、または
、関連のオノチツプサ副論理とともにチェックビ／のよ
うな外部信号に一部は依存してもよい。
１６のセット入力に直接供給される。プログラミング論
理１０のリセット出力１５は信号ラッチ１６のリセット
入力に直接供給される。信号ラッチ１６の出力１８は３
状態ドライバ２０の１人力に直接供給される。３状態ド
ライバ２０はエネーブル入力２２を有し、このエネーブ
ル人力２２は集積回路パッケージの検査入力ピンに接続
される。ドライバの出力２４は外部テップデータ出力ピ
ンに接続され、また窓誤り検査論理２６にも接続されて
いる。検査入力ピン２２が付勢されると、ドライバ２０
はディスエーブル（使用禁止）されるので出力１３上の
データはそこを通過しない。ドライバ２０は、ラッチの
ようなチップ上に完全に内蔵されたものであれ、単純な
スイッチであれ、ブローアプルリ／り（ｂｌｏｗａｂｌ
ｅ １ｉｎｋ）であれ任意の多状態装置でよく、または
、関連のオノチツプサ副論理とともにチェックビ／のよ
うな外部信号に一部は依存してもよい。
チップＢはチップＡと同じである。チップＢ上では検査
入力ピン３０が接地されているので、チップＢ上のドラ
イバ３２が低インピーダ／ス状態に付勢され、出力３４
上のデータがチップＢのチップデータ出カビ７３６に通
過できるようになる。
入力ピン３０が接地されているので、チップＢ上のドラ
イバ３２が低インピーダ／ス状態に付勢され、出力３４
上のデータがチップＢのチップデータ出カビ７３６に通
過できるようになる。
チップＡおよびチップＢの全てのピンは検査入力ピンを
除いて並列に配線される。チップデータ１２はチップＡ
、チップＢそれぞれの上のプログラミング論理回路１０
．３８の両方に供給される。従がって、両方のチップと
も同じ入力データを受け、両方のチップが正しく機能し
ている場合同じ出力１８．３４を発生することになる。
除いて並列に配線される。チップデータ１２はチップＡ
、チップＢそれぞれの上のプログラミング論理回路１０
．３８の両方に供給される。従がって、両方のチップと
も同じ入力データを受け、両方のチップが正しく機能し
ている場合同じ出力１８．３４を発生することになる。
ラッチ４０の出力３４はドライバ３２を介してチップデ
ータ出力３６に通過する。両方のチップのチップデータ
出力は並列に配線されているから、このチップＢ、デー
タはチップＡ上の窓誤り検査論理２６に対する入力とし
て供給される。このデータはテップＢの窓誤り検査論理
４２にも供給される０ラツチ１６の出力はチップＡ上の
ドクイノ＜２０を通過しない（このドライバは検査入カ
ビ／２２上の正電圧＋Ｖによって高インピーダンス状態
に付勢されるから）ｏしかし、セットパルス出力１４お
よびリセットパルス出力１５はそれらがテップＢのチッ
プデータ出力３６を検査するのに用いられる窓誤り検査
論理２６に印加される。窓が開いている期間中にチップ
Ａ、チップＢのいずれかに故障があれば、窓誤り検査論
理２６は誤り出力線に出力２Ｔを発生する。
ータ出力３６に通過する。両方のチップのチップデータ
出力は並列に配線されているから、このチップＢ、デー
タはチップＡ上の窓誤り検査論理２６に対する入力とし
て供給される。このデータはテップＢの窓誤り検査論理
４２にも供給される０ラツチ１６の出力はチップＡ上の
ドクイノ＜２０を通過しない（このドライバは検査入カ
ビ／２２上の正電圧＋Ｖによって高インピーダンス状態
に付勢されるから）ｏしかし、セットパルス出力１４お
よびリセットパルス出力１５はそれらがテップＢのチッ
プデータ出力３６を検査するのに用いられる窓誤り検査
論理２６に印加される。窓が開いている期間中にチップ
Ａ、チップＢのいずれかに故障があれば、窓誤り検査論
理２６は誤り出力線に出力２Ｔを発生する。
第１図の窓論理２６の詳細ブロック図である第２図およ
びタイミング図である第３図を参照する。
びタイミング図である第３図を参照する。
セットパルス窓論理４０は各セットパルスプログラム移
行に関連した窓を生成する。今、ピン拡１／４サイクル
Ｔで主張されるようにプログラムされると仮定する。窓
論理４Ｇは次のように作用する。窓の立上り端４２上で
セットパルス誤りフリップフロップ５０がセットされる
０この時点ではフリップフロップがセットされるだけで
、誤りはフラグを立てられない。セットパルス窓は時刻
Ｔ＋４まで開いたま＼である０窓が開いている間、チッ
プＢ出カビ／３８がずっと正しく主張されていれば、課
りフラグは、ＡＮＤ回路４８を作動す６線２４を経由し
てセットパルスフリップフロップをリセットすることに
よってクリアされる。しかし、ピン２４が常に誤まって
主張されたま＼（誤りを指示する）であれば、セットパ
ルス誤りフリップフロップ５０はセットされたま＼であ
る。
行に関連した窓を生成する。今、ピン拡１／４サイクル
Ｔで主張されるようにプログラムされると仮定する。窓
論理４Ｇは次のように作用する。窓の立上り端４２上で
セットパルス誤りフリップフロップ５０がセットされる
０この時点ではフリップフロップがセットされるだけで
、誤りはフラグを立てられない。セットパルス窓は時刻
Ｔ＋４まで開いたま＼である０窓が開いている間、チッ
プＢ出カビ／３８がずっと正しく主張されていれば、課
りフラグは、ＡＮＤ回路４８を作動す６線２４を経由し
てセットパルスフリップフロップをリセットすることに
よってクリアされる。しかし、ピン２４が常に誤まって
主張されたま＼（誤りを指示する）であれば、セットパ
ルス誤りフリップフロップ５０はセットされたま＼であ
る。
窓パルスの立下り端４６で閉じると、誤り指示パルス５
４がＡＮＤ回路５２を介して発生する。この時点のセッ
トパルスフリップフロップ５０の値は誤り検出サブシス
テムに報告される。
４がＡＮＤ回路５２を介して発生する。この時点のセッ
トパルスフリップフロップ５０の値は誤り検出サブシス
テムに報告される。
リセットパルス論理に対して同一の窓論理が存在する。
これは上述したセット論理と並列に作用する０２つの窓
は同時に開いていてもよいがお互いに独立している０ リセットパルス窓論理６０は、各リセットノくルスプロ
グラム移行に関連した窓を生成する。窓の立上り端で、
リセットパルス誤りフリップフロップ７０はセットされ
る０この時点ではフリップフロップがセットされるだけ
で、誤りはフラグを立てられない。リセットパルス窓は
時刻Ｔ＋６まで開いたま＼である。リセットパルス窓が
開いている間、出力ピン２４がずっと正しく主張されて
いるならば、誤りフラグは、ＡＮＤ回路６８を介してリ
セットパルス７リツプフロツプＴＯをリセットすること
によってクリアされる■しかし、ピン２４が誤まって主
張されたま＼（誤りを示す）であれば、リセットパルス
誤りフリップフロップＴＯはセットされたま＼である。
は同時に開いていてもよいがお互いに独立している０ リセットパルス窓論理６０は、各リセットノくルスプロ
グラム移行に関連した窓を生成する。窓の立上り端で、
リセットパルス誤りフリップフロップ７０はセットされ
る０この時点ではフリップフロップがセットされるだけ
で、誤りはフラグを立てられない。リセットパルス窓は
時刻Ｔ＋６まで開いたま＼である。リセットパルス窓が
開いている間、出力ピン２４がずっと正しく主張されて
いるならば、誤りフラグは、ＡＮＤ回路６８を介してリ
セットパルス７リツプフロツプＴＯをリセットすること
によってクリアされる■しかし、ピン２４が誤まって主
張されたま＼（誤りを示す）であれば、リセットパルス
誤りフリップフロップＴＯはセットされたま＼である。
窓パルスの立下り端６６で窓が閉じると、誤り指示パル
ス７４がにΦ回路７２を介して生成される。この時点の
リセットパルスフリップフロップＴＯの値は誤り検出サ
ブシステムに報告される。
ス７４がにΦ回路７２を介して生成される。この時点の
リセットパルスフリップフロップＴＯの値は誤り検出サ
ブシステムに報告される。
第３図を参照する。たとえば、ピンは時刻ででセットさ
れ、Ｔ千２でリセットされるようにプログラムされてい
るとする。この場合、セット窓ＬＴからＴ＋４までは開
いており、リセット窓はＴ＋２からＴ＋４まで開いてい
る。ピンが時刻Ｔ＋４（点線のチップＢ出力によって示
される）以前にセットを得、Ｔ＋６以前にリセットを得
ると、その時点ではセット誤りパルスフリップフロップ
、リセット誤りパルスフリップフロップ昧両方ともリセ
ットされ、セット誤りもリセット誤りも報告されない。
れ、Ｔ千２でリセットされるようにプログラムされてい
るとする。この場合、セット窓ＬＴからＴ＋４までは開
いており、リセット窓はＴ＋２からＴ＋４まで開いてい
る。ピンが時刻Ｔ＋４（点線のチップＢ出力によって示
される）以前にセットを得、Ｔ＋６以前にリセットを得
ると、その時点ではセット誤りパルスフリップフロップ
、リセット誤りパルスフリップフロップ昧両方ともリセ
ットされ、セット誤りもリセット誤りも報告されない。
ピンがＴとＴ＋４の間にセットを得なければ、Ｔ＋４で
セット誤りが報告される。ピンがＴ＋２とＴ＋４の間に
リセットを得なければ、Ｔ＋６でリセット誤りが報告さ
れる。
セット誤りが報告される。ピンがＴ＋２とＴ＋４の間に
リセットを得なければ、Ｔ＋６でリセット誤りが報告さ
れる。
第２図に示された回路は比較回路であるが、本発明は比
較検査に限定されるものではない。実行される検査動作
の型式に係わらず原理は同じである。
較検査に限定されるものではない。実行される検査動作
の型式に係わらず原理は同じである。
以上、本発明は好適実施例に関連して図示、説明したけ
れども、本発明の範囲から離れることなしに形式、詳細
の変形が可能であることが理解されるだろう。
れども、本発明の範囲から離れることなしに形式、詳細
の変形が可能であることが理解されるだろう。
第１図は本発明に従がって並列に配線された２つの集積
回路チップの概略ブロック図、第２図は第１図に示され
たチップＡの窓検査論理の詳細ブロック図、第３図は第
１図に示されたチップＢの動作のタイミング図である。 １０・・・φプログラム論理、１６０舎・・信号ラッチ
、２０・・・・３状態ドライバ、２６・・・・窓誤り検
査論理、３２・０・・ドライバ、３８・・・ｅプログラ
ム論理、４０・・・魯セットパルス窓論理、５０１１−
拳・セットパルス誤リフリップフロップ、６０・・・・
リセットパルス窓論理、７０・φ・−リセットパルス窓
誤りフリップフロップ。
回路チップの概略ブロック図、第２図は第１図に示され
たチップＡの窓検査論理の詳細ブロック図、第３図は第
１図に示されたチップＢの動作のタイミング図である。 １０・・・φプログラム論理、１６０舎・・信号ラッチ
、２０・・・・３状態ドライバ、２６・・・・窓誤り検
査論理、３２・０・・ドライバ、３８・・・ｅプログラ
ム論理、４０・・・魯セットパルス窓論理、５０１１−
拳・セットパルス誤リフリップフロップ、６０・・・・
リセットパルス窓論理、７０・φ・−リセットパルス窓
誤りフリップフロップ。
Claims (1)
- 【特許請求の範囲】 （１）第１の集積回路チップの出力ピン（１８）を、ほ
ぼ同一の第２の集積回路チップの出力ピン（４１）に対
して検査する方法であつて、 ほぼ同一の源から、第１チップ上のプログラム論理（１
０）および第２チップ上のプログラム論理（３８）にデ
ータを入力する段階、 セットパルス（１４）が特定の時点で出力信号（１８）
をターンオンし、リセットパルス（１５）が後の時点で
前記出力信号をメーンオフするように第１チップのプロ
グラム論理（１０）から出力データをプログラミングす
る段階、 セットパルス（３７）が前記特定の時点で出力信号（３
４）をターンオンし、リセットパルス（３９）が前記後
の時点で前記出力信号（３４）をターンオフするように
第１チップに対すると同様に第２チップの前記プログラ
ム論理から出力データをプログラミングする段階 前記セットパルス（１４）に応答して立上り端（４２）
および立下り端（４６）を有する窓を発生する段階 前記窓の前記立上り端（４２）で誤りフリップフロップ
（５０）をセットする段階 前記出力ピン（２５）で主張された信号（２４）を用い
て前記誤りフリップフロップ（５０）をリセツトする段
階 前記窓の立下り端（４６）で誤り指示（５４）の信号を
発生する段階 前記出力（１８）上のデータが第１チップの出力ピン（
２５）に達しないように第１チップの出力信号（１８）
を禁止する段階 前記出力信号（３４）のデータが第２チップの出力ピン
（４１）に達するように第２チップの出力信号（３４）
を許可する段階 第２チップの出力ピン（４１）を第１チップの出力ピン
（２５）に接続する段階 を含む方法。 （２）セットパルス（１４）およびリセットパルス（１
５）を発生するプログラム論理（１０）第１の窓（４４
）を発生するセットパルス窓論理（４０） 第２の窓（６４）を発生するリセットパルス窓論理（６
０） 前記セットパルス窓論理（４０）の入力に接続されてい
る前記プログラム論理（１０）の出力（１４） 前記リセットパルス窓論理（６０）の入力に接続されて
いる前記プログラム論理（１０）の出力（１５） 信号を入力（１８）から出力（２４）へ通過させること
を第１の状態では禁止し、第２の状態では禁止しないそ
のような第１、第２の状態にあることが可能なゲート装
置（２０） 前記プログラム論理（１０）に接続された信号ラッチ（
１６） 前記ゲート装置（２０）の入力に接続されている前記信
号ラッチ（１６）の出力 前記セットパルス（１４）が特定の時点で前記出力信号
ラッチ（１６）をターンオンし、前記リセットパルス（
１５）が後の時点で前記信号ラッチ（１６）をターンオ
フするようにプログラム可能な前記プログラム論理（１
０）、 前記セットパルス窓論理（４０）に接続されたセットパ
ルス誤りフリップフロップ（５０）、前記第１窓（４４
）の立上り端（４２）で前記セットパルス誤りフリップ
フロップ（５０）をセットする装置、 前記リセット窓論理（６０）に接続されたリセットパル
ス誤りフリップフロップ（７０）、前記第２の窓（６４
）の立上り端（６２）で前記リセットパルス誤りフリッ
プフロップ（７０）をセツトする装置、 出力ピン（２５）、 前記第１、第２の窓論理（４０、６０）および前記出力
ピン（２５）に接続され、前記窓（４４、６４）が開い
ている間に前記ピン（２４）が主張されている状態で前
記セットパルス誤りフリップフロップ（５０）および前
記リセットパルス誤りフリップフロップ（７０）をリセ
ットする装置、前記セットパルス誤りフリップフロップ
（５０）がセット状態にあるとき前記セットパルス窓（
４６）の立下り端で誤り指示（５４）の信号を発生する
装置（５２）、および、 前記リセットパルス誤りフリップフロップ （７０）がセット状態にあるとき前記リセットパルス窓
（６６）の立下り端で誤り指示（７４）の信号を発生す
る装置（７２）を含む集積回路チツプ。 （３）各チップ上にデータ処理論理および窓誤り検査論
理を有するほぼ同一の第１、第２の集積回路チップを検
査する装置であつて、 第１チップ上のプログラム論理（１０）、 第２チップ上のプログラム論理（３８）、 セットパルス（１４）が特定の時点で出力信号（１８）
をターンオンし、リセットパルス（１５）が後の時点で
前記出力信号をターンオフするように第１チップの前記
プログラム論理（１０）からのデータをプログラムする
第１の装置、 セットパルス（３７）が特定の時点で出力信号（３４）
をターンオンし、リセットパルス（３９）が後の時点で
前記出力信号（３４）をターンオフするように第１チッ
プと同様に第２チップの前記プログラム論理（３８）か
らの出力データをプログラムする第２の装置、 前記セットパルス（１４）に応答して立上り端（４２）
および立下り端（４６）を発生する窓論理、誤りフリッ
プフロップ（５０）、 前記窓の前記立上り端（４２）で前記誤りフリップフロ
ップをセットする装置、 前記出力ピン（２５）で主張された信号（２４）によつ
てリセットされる前記誤りフリップフロップ（５０）、 前記窓の立下り端（４６）で誤り指示（５４）の信号を
発生する装置、 前記出力（１８）のデータが第１チップの出力ピン（２
５）に達しないように第１チップの前記出力信号（１８
）を禁止する装置、 前記出力（３４）のデータが第２チップの出力ピン（４
１）に達しないように第２チップの前記出力信号（３４
）を許可する装置（３２、３０）および、 第２チップの前記出力ピン（４１）を第１チップの出力
ピン（２５）に接続する装置（４３）、を含む検査装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/079,444 US4821271A (en) | 1987-07-30 | 1987-07-30 | Methods and circuits for checking integrated circuit chips having programmable outputs |
| US079444 | 1987-07-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01138726A true JPH01138726A (ja) | 1989-05-31 |
Family
ID=22150597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190521A Pending JPH01138726A (ja) | 1987-07-30 | 1988-07-29 | 集積回路チツプの検査方法および装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4821271A (ja) |
| JP (1) | JPH01138726A (ja) |
| KR (1) | KR970000711B1 (ja) |
| DE (1) | DE3824934A1 (ja) |
| GB (1) | GB2207516B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8900549A (nl) * | 1989-03-07 | 1990-10-01 | Philips Nv | Vergelijkschakeling bevattende een maskeermechanisme voor transiente verschillen, vergelijkschakelingssysteem, en verwerkingsinrichting bevattende zulke vergelijkschakelingen. |
| US5233559A (en) * | 1991-02-11 | 1993-08-03 | Intel Corporation | Row redundancy for flash memories |
| US5881072A (en) * | 1996-06-28 | 1999-03-09 | International Business Machines Corporation | Method of detecting error correction devices on plug-compatible memory modules |
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| US11645178B2 (en) * | 2018-07-27 | 2023-05-09 | MIPS Tech, LLC | Fail-safe semi-autonomous or autonomous vehicle processor array redundancy which permits an agent to perform a function based on comparing valid output from sets of redundant processors |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4309768A (en) * | 1979-12-31 | 1982-01-05 | Bell Telephone Laboratories, Incorporated | Mismatch detection circuit for duplicated logic units |
| US4583041A (en) * | 1983-05-31 | 1986-04-15 | Takeda Riken Co., Ltd. | Logic circuit test system |
| JPS61204744A (ja) * | 1985-02-05 | 1986-09-10 | Hitachi Ltd | 診断機能を有するｒａｍ内蔵ｌｓｉおよびその診断方法 |
| US4739506A (en) * | 1985-06-03 | 1988-04-19 | Unisys Corp. | IC chip error detecting and correcting apparatus |
| US4739504A (en) * | 1985-06-03 | 1988-04-19 | Unisys Corp. | IC chip error detecting and correcting method |
| US4739505A (en) * | 1985-07-01 | 1988-04-19 | Unisys Corp. | IC chip error detecting and correcting apparatus with automatic self-checking of chip operation |
-
1987
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-
1988
- 1988-05-16 GB GB8811527A patent/GB2207516B/en not_active Expired - Lifetime
- 1988-06-30 KR KR1019880007984A patent/KR970000711B1/ko not_active IP Right Cessation
- 1988-07-22 DE DE3824934A patent/DE3824934A1/de not_active Ceased
- 1988-07-29 JP JP63190521A patent/JPH01138726A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB2207516A (en) | 1989-02-01 |
| DE3824934A1 (de) | 1989-02-09 |
| GB8811527D0 (en) | 1988-06-22 |
| KR890003010A (ko) | 1989-04-12 |
| US4821271A (en) | 1989-04-11 |
| GB2207516B (en) | 1992-01-29 |
| KR970000711B1 (ko) | 1997-01-18 |
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