DE3824934A1 - Chip in integrierter schaltungstechnik und verfahren und einrichtung zu dessen pruefung - Google Patents

Description

Die Erfindung bezieht sich allgemein auf Datenverarbeitungssy­ steme und insbesondere auf ein Verfahren und eine Einrichtung zum Prüfen von integrierten Schaltungschips, die programmier­ bare Signalleitungen haben.

In der US-PS 41 76 258 ist ein Verfahren und eine Schaltung zum Prüfen integrierter Schaltungschips beschrieben, was ge­ wöhnlich als funktionelle Redundanzprüfung (FRC) bezeichnet wird. Das Grundprinzip besteht darin, daß zwei identische Chips, ein Master-Checker Chippaar parallel geschaltet sind. Nur ein Chip, der Master, treibt tatsächlich die Ausgänge. Der andere Chip, der Checker bzw. Prüfer, sperrt seine Ausgänge. Es gibt eine Prüfschaltung auf jedem identischen Chip. Diese Prüfschaltung wird nur auf dem als "Checker" bezeichneten Chip aktiviert und macht es daher möglich, die Chips identisch herzustellen. Dies hat den Vorteil, daß nur eine Teilenummer und keine externe Fehler-Prüfschaltung erforderlich ist. Bei Aktivierung vergleicht die Prüfschaltung den Wert an den Aus­ gangsstiften der beiden Chips. Wenn die verglichenen Werte differieren, so wird ein Fehler angezeigt.

In dem bekannten FRC-Schema ist die Zeit, während der der Vergleich stattfindet, unveränderlich und in der Regel eine bestimmte feste Zeit nachdem ein Ausgangsstift angesteuert worden sein sollte. Dies ist möglich, da die datenverarbeiten­ de Logik im Chip jeden Ausgangsstift zu einer festen Zeit im Prozessorzyklus ansteuert. Dies bedingt auch eine maximale Aufbauzeit für den Signalwert am Ausgangsstift. Wenn die ex­ terne Last so ist, daß sich der Ausgangsstift nicht auf den erwarteten Wert aufbauen kann, bevor die Prüfschaltung den Vergleich durchführt, so benutzt die Prüfschaltung den fal­ schen Wert, und ein falscher Fehler wird angezeigt (oder ein echter Fehler wird übersehen).

Die Anmelderin hat eine Speichersteuereinheit (MCU) ent­ wickelt, welche irgendein Muster von Steuersignal-Zeitgaben erzeugt, um einen Bereich von Zeitgabesteuersignalen für dyna­ mische Direktzugriffsspeicheroperationen zu schaffen.

Die Signalübergänge an den Stiften (pins) sind benutzerpro­ grammierbar und erscheinen nicht zu festen Zeitpunkten im Prozessorzyklus. Tatsächlich kann sich das Stiftsignal auch zweimal in einem Zyklus ändern. Dies muß von einer FRC-Logik berücksichtigt werden. Auch können externe Lasten zu veränder­ lichen Aufbauzeiten (settling times) führen, so daß der Ver­ gleichspunkt des Ausgangswerts in komplizierterer Weise be­ stimmt werden muß.

Der Erfindung liegt die Aufgabe zugrunde, eine redundante Prüflogik für integrierte Schaltungschips zur Verfügung zu stellen, deren Ausgänge zeitveränderlich programmierbar sind.

Diese Aufgabe wird mit den Merkmalen der Ansprüche 1, 2 bzw. 4 gelöst. Die Erfindung sieht eine "Fensterlogik" vor, die ein jedem programmierten Übergang am Ausgangsstift bzw. den Aus­ gangsanschluß zugeordnetes Fenster erzeugt. An der ansteigen­ den Flanke des Fensters wird ein Fehler-Flipflop gesetzt. Das Flipflop wird nur zu diesem Zeitpunkt gesetzt; ein Fehler wird nicht angezeigt. Das Fenster bleibt für eine vorgegebene Zeit­ spanne offen. Während der Zeitspanne, bei der das Fenster offen ist, wird das Fehlerkennzeichen gelöscht, wenn die Aus­ gangsklemme immer richtig beaufschlagt ist. Wenn jedoch die Ausgangsklemme immer unrichtig beaufschlagt bleibt, was einen Fehler anzeigt, so bleibt das Fehlerflipflop gesetzt. Wenn sich das Fenster schließt (an der abfallenden Flanke des Fen­ sterimpulses), so wird ein Fehlerberichtsimpuls erzeugt. Der Flipflop-Wert zu diesem Zeitpunkt wird an ein Fehlererfas­ sungsuntersystem berichtet.

Die vorstehenden Funktionen, Merkmale und Vorteile der Erfin­ dung werden aus der folgenden Beschreibung der Figuren deut­ lich, in denen ein bevorzugtes Ausführungsbeispiel der Erfin­ dung dargestellt ist. In der Zeichnung zeigen:

Fig. 1 ein Blockschaltbild von zwei integrierten Schaltungschips in Parallelschaltung, in denen die Erfindung realisiert ist;

Fig. 2 ein detaillierteres Blockschaltbild einer Fenster-Prüflogik auf dem in Fig. 1 gezeigten Chip A; und

Fig. 3 ein Zeitdiagramm zur Erläuterung der Opera­ tionsweise von Chip B in Fig. 1.

Im folgenden wird auf Fig. 1 Bezug genommen, in der zwei inte­ grierte Schaltungschips, Chip A und Chip B, in zwei ge­ strichelt umrandeten Blöcken gezeigt sind. Beide Chips können identisch hergestellt sein und daher dieselbe Teilenummer haben. Jedes Chip hat eine auf ihm aufgebaute Programmierlogik 10, die als integrierte Schaltung ausgebildet sein kann, auf ein Eingangssignal 12 anspricht und Ausgangssignale 14 und 15 entwickelt. Die Ausgangssignale 14 und 15 stehen in einer vorgegebenen, die von der durch die Logik 10 gebildeten Funk­ tion abhängigen Beziehung zum Eingangssignal. Eine Fensterfeh­ ler-Prüflogik 26, die in Fig. 2 genauer dargestellt ist, ist auf dem Chip aufgebaut.

Der Setzausgang 14 der Programmierlogik 10 wird direkt an den Setzeingang eines Signallatch 16 angelegt. Der Rücksetzausgang 15 der Programmierlogik 10 ist direkt mit dem Rücksetzeingang des Signallatch 16 gekoppelt. Der Ausgang 18 des Signallatch 16 ist direkt mit einem Eingang eines Drei-Zustands-Treibers 20 gekoppelt. Der Drei-Zustands-Treiber 20 hat einen Aktivie­ rungseingang 22, der mit einem Prüfeingangsanschluß bzw. -an­ schlußstift an dem Gehäuse der integrierten Schaltung verbun­ den ist. Der Ausgang 24 des Treibers ist mit einem externen Chipdaten-Ausgangsstift bzw. -anschlußstift und außerdem mit der Fensterfehler-Prüflogik 26 verbunden. Wenn der Aktivie­ rungs- bzw. Prüfeingangsstift 22 angesteuert ist, wird der Treiber 20 entaktiviert, so daß keine an dem Eingang 18 anste­ henden Daten durch den Treiber durchgelassen werden. Der Trei­ ber 20 kann entweder ein selbständig funktionsfähiger Teil auf dem Chip, beispielsweise ein Latch, ein einfacher Schalter oder ein zerstörbares Glied sein oder teilweise von einem externen Signal abhängig sein, beispielsweise ein Prüfstift mit einer ihm zugeordneten, chip-integralen Hilfslogik.

Chip B ist identisch mit Chip A ausgebildet. Auf Chip B ist der Prüfeingangsanschluß 30 auf Erde gezogen, so daß der Trei­ ber 32 des Chips B auf einen niederohmigen Zustand erregt ist, bei dem Daten am Ausgang 34 durch den Treiber 32 zum Chip-Da­ tenausgangsstift 36 des Chips B übertragen werden. Alle An­ schlußstifte von Chip A und B, mit Ausnahme der Prüf-Eingangs­ anschlüsse, sind parallel geschaltet. Der Chip-Dateneingang 12 wird sowohl an die Programmierlogikschaltung 10 auf Chip A als auch an die Logikschaltung 38 auf Chip B angelegt. Daher er­ halten beide Chips dieselben Eingangsdaten und sollten auch die gleichen Ausgangssignale (18, 34) erzeugen, wenn beide Chips richtig funktionieren. Das Ausgangssignal 34 von Latch 40 durchläuft den Treiber 32 zum Datenausgang 36 des Chips B. Da die Chip-Datenausgänge beider Chips parallel geschaltet sind, werden diese Chip-B-Daten als Eingang zur Fensterfehler­ -Prüflogik 26 auf Chip A übertragen. Diese Daten werden auch der Fensterfehler-Prüflogik 42 von Chip B zugeführt.

Das Ausgangssignal des Latch 16 kann den Treiber 20 auf Chip A nicht durchlaufen, da dieser Treiber durch die positive Span­ nung (+ V) am Prüfeingangsanschluß 22 auf einen Hochimpedanzzu­ stand erregt ist. Der Setzimpulsausgang 14 und der Rücksetzim­ pulsausgang 15 sind jedoch mit der Fensterfehler-Prüflogik 26 verbunden, wo sie zum Prüfen des Chip-Datenausgangs 36 von Chip B verwendet werden. Bei einer Fehlfunktion entweder im Chip A oder im Chip B während derjenigen Periode, in der das Fenster offen ist, erzeugt die Fensterfehler-Prüflogik 26 ein Ausgangssignal über die Fehlerausgabeleitung 27.

Im folgenden wird auf Fig. 2, die ein genaueres Blockschalt­ bild der Fenster-Logik 26 aus Fig. 1 ist, und auf die ein Zeitdiagramm darstellende Fig. 3 Bezug genommen. Die Setzim­ puls-Fensterlogik 40 erzeugt ein Fenster in Zuordnung zu jedem Setzimpuls-programmierten Übergang. Es sei angenommen, daß ein Anschluß programmiert ist, um bei einem Viertelzyklus T beauf­ schlagt zu sein. Dann macht die Fensterlogik 40 das folgende. An der ansteigenden Flanke 42 des Fensters wird ein Setzim­ puls-Fehlerflipflop 50 gesetzt. Das Flipflop 50 wird nur zu diesem Zeitpunkt gesetzt; ein Fehler wird nicht gekennzeich­ net. Das Setzimpulsfenster bleibt bis zum Zeitpunkt T + 4 geöff­ net. Während der Zeitspanne, in der das Fenster offen ist, wird bei stets richtig beaufschlagtem Chip-B-Ausgangsanschluß 36 die Fehlerkennzeichnung durch Rücksetzen des Setzimpuls­ -Flipflops über eine Leitung 24 unter Aktivierung einer UND­ -Schaltung 48 gelöscht. Wenn der Anschluß 24 jedoch stets unrichtig beaufschlagt bleibt, was einen Fehler anzeigt, so bleibt das Setzimpuls-Fehlerflipflop 50 gesetzt. Wenn das Fenster an der abfallenden Flanke 46 des Fensterimpulses schließt, so wird ein Fehlerberichtimpuls am Ausgang 54 über eine UND-Schaltung 52 erzeugt. Der zu diesem Zeitpunkt am Setzimpuls-Flipflop 50 anstehende Wert wird an ein Fehlerer­ fassungsuntersystem berichtet.

Es gibt eine identische Fehlerlogik für die Rücksetzimpulslo­ gik. Diese arbeitet parallel zu der Setzlogik in exakt der zuvor beschriebenen Weise. Die beiden Fenster können gleich­ zeitig offen sein, sind jedoch unabhängig voneinander.

Die Rücksetzimpuls-Fensterlogik 60 erzeugt ein Fenster in Zuordnung zu jedem programmierten Rücksetzimpulsübergang. An der ansteigenden Flanke 62 des Fensters wird ein Rücksetzim­ puls-Fehlerflipflop 70 gesetzt. Das Flipflop 70 wird nur zu diesem Zeitpunkt gesetzt; ein Fehler wird nicht gekennzeich­ net. Das Rücksetzimpulsfenster bleibt bis zum Zeitpunkt T + 6 offen. Während das Rücksetzimpulsfenster offen ist, wird bei dauernd richtig beaufschlagtem Anschlußstift 24 das Fehler­ kennzeichen durch Rücksetzen des Rücksetzimpuls-Flipflops 70 über die UND-Schaltung 68 gelöscht. Wenn jedoch der Anschluß­ stift 24 immer unrichtig beaufschlagt bleibt, was einen Fehler anzeigt, so bleibt das Rücksetzimpuls-Fehlerflipflop 70 ge­ setzt. Schließt das Fenster an der abfallenden Flanke 66 des Fensterimpulses, so wird ein Fehler-Berichtsimpuls 74 über eine UND-Schaltung 72 erzeugt. Der zu diesem Zeitpunkt am Rücksetzimpuls-Flipflop 70 anstehende Wert wird an das Fehler­ erfassungsuntersystem berichtet.

Im folgenden wird auf Fig. 3 Bezug genommen. Es sei angenom­ men, daß ein Anschlußstift (pin) so programmiert ist, daß er zum Zeitpunkt T einen Setzimpuls und zum Zeitpunkt T + 2 einen Rücksetzimpuls erhält. Als Folge davon ist das Setzimpuls-Fen­ ster vom Zeitpunkt T bis T + 4 offen, und das Rücksetzimpuls­ -Fenster ist vom Zeitpunkt T + 2 bis T + 6 offen. Wenn der An­ schlußstift vor dem Zeitpunkt T + 4 (gezeigt durch die ge­ strichelten Linien, Chip-B-Ausgang) gesetzt und vor T + 6 rück­ gesetzt wird, so werden zu diesem Zeitpunkt das Setzimpuls-Fe­ hlerflipflop und das Rücksetzimpuls-Fehlerflipflop beide rück­ gesetzt und es wird weder ein Setzfehler noch ein Rücksetzfeh­ ler berichtet. Wenn der Anschlußstift dagegen zwischen T und T + 4 nie gesetzt wird, so wird zum Zeitpunkt T + 4 ein Setzfehler berichtet. Wenn der Anschlußstift zwischen T + 2 und T + 6 nie rückgesetzt wird, dann wird zum Zeitpunkt T + 6 ein Rücksetzfeh­ ler berichtet.

Die in Fig. 2 als Ausführungsbeispiel gezeigte Schaltung ist eine Vergleichsschaltung. Die Erfindung ist jedoch nicht auf eine Vergleichsprüfung beschränkt. Die zuvor beschriebenen Prinzipien der Erfindung bleiben gleich und sind unabhängig von der Art der durchgeführten Prüfoperation.

Claims (4)

1. Verfahren zum Prüfen des Ausgangsanschlusses eines ersten integrierten Schaltungschips (A) gegen den Ausgangsanschluß (41) eines zweiten, im wesentlichen identisch aufgebauten integrierten Schaltungschips (B), dadurch gekennzeichnet,
daß Daten von im wesentlichen identischen Datenquellen so­ wohl in eine Programmierlogik (10) auf dem ersten Chip (A) als auch in eine Programmierlogik (38) auf dem zweiten Chip (B) eingegeben werden,
daß Ausgangsdaten aus der Programmierlogik (10) auf dem ersten Chip (A) derart programmiert werden, daß ein Setzimpuls (14) ein Ausgangssignal (18) zu einer speziellen Zeit ein­ schaltet und ein Rücksetzimpuls (15) das Ausgangssignal zu einem späteren Zeitpunkt abschaltet,
daß die Ausgangsdaten aus der Programmierlogik (38) auf dem zweiten Chip (B) in derselben Weise wie für das erste Chip programmiert werden, so daß ein Ausgangssignal (34) von einem Setzimpuls (37) zu der speziellen Zeit eingeschaltet und von einem Rücksetzimpuls (39) zu einem späteren Zeitpunkt abge­ schaltet wird,
daß ein Fenster mit einer ansteigenden Flanke (42) und einer abfallenden Flanke (46) in Abhängigkeit von dem Setzim­ puls (14) erzeugt wird,
daß ein Fehlerflipflop (50) an der ansteigenden Flanke (42) des Fensters gesetzt wird,
daß ein an dem Ausgangsanschluß (25) anstehendes Signal (24) zum Rücksetzen des Fehlerflipflops (50) verwendet wird,
daß ein Fehlerbericht (54) an der abfallenden Flanke (46) des Fensters signalisiert wird,
daß das Ausgangssignal (18) des ersten Chips derart ge­ sperrt wird, daß die Daten an dem Ausgang (18) nicht den Aus­ gangsanschluß (25) des ersten Chips (A) erreichen,
daß das Ausgangssignal (34) des zweiten Chips (B) derart durchgelassen werden, daß Daten an dem Ausgang (34) den Aus­ gangsanschluß (41) des zweiten Chips (B) erreichen können, und
daß der Ausgangsanschluß (41) des zweiten Chips (B) mit dem Ausgangsanschluß (25) des ersten Chips (A) verbunden wird.

2. Chip in integrierter Schaltungstechnik, gekennzeichnet durch:
eine Programmierlogik (10) zur Erzeugung eines Setzimpulses (14) und eines Rücksetzimpulses (15),
eine Setzimpuls-Fensterlogik (40) zur Erzeugung eines er­ sten Fensters (44),
eine Rücksetzimpuls-Fensterlogik (60) zur Erzeugung eines zweiten Fensters (64);
wobei die Programmierlogik (10) ausgangsseitig mit einem Eingang der Setzimpuls-Fensterlogik (40) und mit einem Eingang der Rücksetzimpuls-Fensterlogik (60) verbunden ist,
in einen ersten und einen zweiten Zustand versetzbare Tor­ schaltung (20), die in dem ersten Zustand den Signaldurchgang von einem Eingang (18) zu einem Ausgang (24) sperrt und im zweiten Zustand offenhält,
ein Signallatch (16), das mit der Programmierlogik (10) verbunden ist, wobei der Ausgang des Signallatch (16) mit dem Eingang der Torschaltung (20) verbunden ist,
wobei die Programmierlogik (10) derart programmierbar ist, daß das Ausgangssignallatch (16) von einem Rücksetzimpuls (14) zu einer speziellen Zeit einschaltbar und von dem Rücksetzim­ puls (15) zu einer späteren Zeit abschaltbar ist,
ferner ein Setzimpuls-Fehlerflipflop (50), das mit der Setzimpuls-Fensterlogik (40) verbunden ist,
Mittel zum Setzen des Setzimpuls-Fehlerflipflops (50) an der ansteigenden Flanke (42) des ersten Fensters (44),
ein Rücksetzimpuls-Fehlerflipflop (70), das mit der Rück­ setzimpuls-Fensterlogik (60) verbunden ist,
Mittel zum Setzen des Rücksetzimpuls-Fehlerflipflops (70) an der ansteigenden Flanke (62) des zweiten Fensters (64);
einen Ausgangsanschluß (25);
mit den ersten und zweiten Fensterlogiken (40, 60) und dem Ausgangsanschluß (25) gekoppelte Mittel (48, 68) zum Rückset­ zen des Setzimpuls-Fehlerflipflops (50) und des Rücksetzim­ puls-Fehlerflipflops (70) unter der Bedingung, daß der An­ schluß (25) während der Offenzeit der Fenster (44, 64) beauf­ schlagt ist;
Signalgabemittel (52) zum Signalisieren eines Fehlerbe­ richts (54) an der abfallenden Flanke des Rücksetzimpuls-Fen­ sters (46) unter der Bedingung, daß das Rücksetzimpuls-Fehler­ flipflop (50) in seinem Setzzustand ist; und
Signalgabemittel (72) zum Signalisieren eines Fehlerbe­ richts (74) an der abfallenden Flanke des Resetimpuls-Fensters (66) unter der Bedingung, daß das Resetimpuls-Fehlerflipflop (70) im gesetzten Zustand ist.

3. Chip nach Anspruch 2, dadurch gekennzeichnet, daß eine Sperrschaltung (20) dem Ausgang (18) des Chips (A) nachge­ schaltet ist, die das Ausgangssignal vor Erreichen des Aus­ gangsanschlusses (25) sperren kann, und Kopplungsmittel (23) zur Verbindung des Ausgangsanschlusses (25) des Chips (A) mit der Fensterlogik (48, 68) vorgesehen sind.

4. Einrichtung zum Prüfen von ersten und zweiten, im wesent­ lichen identisch aufgebauten Chips in integrierter Schaltungs­ technik, die jeweils eine Datenverarbeitungslogik und eine Fenster-Fehlerprüflogik aufweisen, gekennzeichnet durch:
eine auf dem ersten Chip (A) angeordnete Programmierlogik (10);
eine auf dem zweiten Chip (B) angeordnete Programmierlogik (38);
erste Mittel zum Programmieren von Ausgangsdaten aus der Programmierlogik (10) auf dem ersten Chip (A) derart, daß ein Setzimpuls (14) ein Ausgangssignal (18) zu einer bestimmten Zeit einschaltet und ein Rücksetzimpuls (15) das Ausgangssi­ gnal zu einer späteren Zeit abschaltet;
zweite Mittel zum Programmieren von Ausgangsdaten aus der Programmierlogik (38) auf dem zweiten Chip (B) in der gleichen Weise wie beim ersten Chip, so daß ein Setzimpuls (37) ein Ausgangssignal (34) zu einer vorgegebenen Zeit einschaltet und ein Rücksetzimpuls (39) das Ausgangssignal (34) zu einer spä­ teren Zeit abschaltet;
eine Fensterlogik (40) zur Erzeugung eines Fensters an einer ansteigenden Flanke (42) und an einer abfallenden Flanke (46) in Abhängigkeit von dem Setzimpuls (14);
ein Fehlerflipflop (50);
Mittel zum Setzen des Fehlerflipflops an der ansteigenden Flanke (42) des Fensters;
wobei das Fehlerflipflop (50) durch ein Signal (24) rück­ setzbar ist, das an dem Ausgangsanschluß (25) des Chips an­ steht;
Signalgabemittel (52) zum Signalisieren eines Fehlerbe­ richts (54) an der abfallenden Flanke (46) des Fensters;
eine Sperrschaltung (20, 22) zum Sperren des Ausgangssi­ gnals (18) des ersten Chips (A) derart, daß an dem Ausgang (18) anstehende Daten nicht den Ausgangsanschluß (25) des ersten Chips (A) erreichen können;
Durchlaßmittel (32, 30) zum Durchlassen des Ausgangssignals (34) des zweiten Chips (B) derart, daß an dem Ausgang (34) anstehende Daten den Ausgangsanschluß (41) des zweiten Chips (B) erreichen; und
Mittel (43) zum Verbinden des Ausgangsanschlusses (41) des zweiten Chips mit dem Ausgangsanschluß (25) des ersten Chips.