KR970000711B1 - 프로그램가능한 출력을 갖는 집적회로칩을 검사하는 방법 및 회로 - Google Patents

Abstract

내용 없음.

Description

프로그램가능한 출력을 갖는 집적회로칩을 검사하는 방법 및 회로

제1도는 본 발명의 원리에 따른 병렬 접속된 2집적회로칩의 블록도.

제2도는 제1도에 도지된 칩(A)의 로직을 검사하는 윈도우 상세블록도.

제3도는 제1도에 도시된 칩(B)의 동작의 타이밍도.

바크와등에 의해 명칭 프로그램가능한 메모리 어레이 제어신호로 1987. 7. 18자에 출원된 계류중인 특허출원 제 SN 063,468호 및 존슨 등에 의해 명칭 집적회로칩의 온라인 검사 및 재구성용 장치로 1986. 8. 21자에 출원된 계류중인 특허출원 제SN 898,522호는 본 발명의 양수인인 인텔 코오퍼레이션에 양도되었다.

본 발명은 데이타 처리 시스템, 특히 프로그램가능한 신호 라인을 갖는 집적회로칩을 검사하는 방법 및 장치에 관한 것이다. 1979. 11. 27자에 특허된 다니엘 잭슨의 미국 특허 제4,176,258호는 기능용장도검사(FRC)로 통상 알려진 집직회로칩을 검사하는 방법 및 회로에 대해 기술하였다. 기본 원리는 병렬 접속된 마스터(master)-체커(checker)쌍의 동일 칩을 구비하는 것이다. 하나의 칩, 즉 마스터만이 실제적으로 출력을 구동한다. 다른 칩, 즉 체커는 출력을 금한다. 각각의 동일 칩상에는 검사회로가 있다. 이 검사회로는 체커로서 지정된 칩상에서만 동작되므로, 칩을 동일하게 제조하는 것이 가능하며, 단지 하나의 부재번호만 있고 외부에러감사회로가 없다는 이점이 있다. 검사회로가 동작될때, 이 검사회로는 두 칩의 출력핀상의 값을 비교한다. 비교값이 상이하면 에러가 플래그된다.

종래의 FRC 구조에서, 비교가 행해지는 시간은 가변적이지 못하고 통상 출력핀이 구동된 후의 어떤 고정된 시간이다. 이것은 칩의 데이터-처리로직의 프로세서 사이클의 고정시간에서 각각의 출력핀을 구동하기 때문에 가능하다.

이것은 또한 핀값에 대한 최대 정착시간(settling time)을 의미한다. 만일 외부 로우드의 값이 상당하여 검사회로가 비교를 하기 전에 출력핀이 기대값에 도달하지 못하게 되면, 검사회로는 틀린 값을 사용할 것이며 거짓에러를 플래그(흑은 실제에러를 놓치는)한다.

상기 계류중인 1987. 7. 18자에 출원된 특허출원 제SN 063,468호는 타이밍 제어의 범위를 다이나믹 랜덤 억세스메모리(DRAM) 동작에 공급하기 위하여 어떤 패턴의 제어신호 타이밍을 발생할 메모리제어장치(MCU)에 대해 기술하였다.

핀의 천이(transition)는 사용자에 의해 프로그램 가능하며 프로세서 사이클에서 고정시간에 일어나지 않는다. 사실, 핀은 사이클당 두번 변할 수도 있다. FRC 로직은 이것을 고려해야 한다. 또한 외부로우드가 정착시간을 변하게 할수도 있기 때문에 출력값의 비교점이 더 복잡한 방식으로 결정되어야 한다.

따라서, 본 발명의 목적은 그 출력이 시변 프로그램가능한 집적회로칩에 대한 용장검사로직(checking logic)을 제공하는 것이다.

간략하게, 상기 목적은 출력핀상의 각각의 프로그램된 천이와 연관된 윈도우를 생성시키는 윈도우 로직(window logic)에 의한 본 발명에 의해 달성된다. 윈도우의 상승에지에서 에러 플립-프롭이 세트된다. 플립-플롭은 이때 단순히 세트되며 에러는 플래그되지 않는다. 윈도우는 고정 시간격동안 오픈된 채 유지된다. 윈도우가 오픈되는 시간격동안, 출력핀이 항상 바르게 주장되면 에러 플래그는 클리어된다. 그러나 핀이 항상 틀리게 주장된 채로 있으면, 즉 에러를 나타내면, 에러 플립-플롭은 세트된 채로 유지된다. 윈도우가 클로즈될때(윈도우 펄스의 하강에지에서), 에러 리포트 펄스가 생성된다. 이 시간에서의 플립-플롭상의 값은 에러 검출 서브시스템에 보고된다.

전술한 것 및 기타 목적, 특성 및 이점은 첨부도면에 기술된 발명의 바람직한 실시에의 더 상세한 기술로 부터 명확해질 것이다.

제1도에서, 2개의 집적회로칩(칩 A 및 칩 B)은 2개의 점선 상자내에 도시된다. 두 칩은 동일하게 제작되어서 동일 부재번호를 갖는다. 각각의 칩은 칩상에 제조된 프로그래밍로직(programming logic ; 10)을 가지며, 이것은 입력(12)에 응하여 출력(14,15)을 공급할 어떤 집적회로일 수 있으며, 로직(10)에 의해 수행된 기능에 따라 입력에 대한 어떤 소정 관계를 갖는다. 윈도우 에러-검사로직(26)은 칩상에 제조되며 제2도에서 더 상세하게 도시된다.

프로그래밍로직(10)의 세트 출력(14)은 신호 래치(signal latch ; 16)의 세트입력에 직접 공급된다. 프로그래밍로직(10)의 리세트 출력(15)은 신호래치(16)의 리세트 입력에 직접 공급된다. 신호 래치(16)의 출력(18)은 3상태 구동기(20)의 한 입력에 직접 공급된다. 3상태 구동기(20)는 인에이블 입력(22)을 가지며, 이것은 집적회로 패키지상의 검사 입력핀에 접속된다. 구동기의 출력(24)은 외부 칩 데이타 출력핀에 접속되며 또한 윈도우 에러-검사로직(26)에 접속된다. 검사 입력핀(22)이 에너자이즈될때, 구동기(20)는 동작불능하게 되어서 출력(18)의 데이타가 구동기를 통과할 수 없다.

구동기(20)는 가령 래치, 간단한 스위치 혹은 블로우어블 링크와 같이 칩상에 완전히 일체완비된 어떤 다중상태 장치일 수 있거나 온-칩 지지로직(support logic)에 결합된 검사핀과 같은 외부신호에 부분적으로 의존할 수 있다.

칩(B)은 칩(A)과 동일하다.

칩(B)에서 검사입력핀(30)은 접지되어 있으므로 칩(B)의 구동기(32)는 로우 임퍼던스상태로 에너자이즈 되어 출력(34)의 데이타가 구동기를 통과하여 칩(B)의 칩 데이터 출력핀(36)에 도달하게 한다. 검사 입력핀을 제외한 모든 칩(A,B)의 핀은 병렬 접속된다. 칩 데이타 입력(12)은 칩(A) 및 칩(B)의 프로그래밍로직 회로(10,38)에 공급된다. 따라서, 두 칩은 동일 입력데이타를 수신하며, 두 칩이 을바르게 기능하면, 동일 출력(18,34)을 발생하여야 한다. 래치(40)의 출력(34)은 구동기(32)를 통하여 칩(B) 데이타 출력(36)에 접속된다. 두 칩의 칩 데이타 출력이 병렬 접속되므로 이 칩(B) 데이타는 칩(A)의 윈도우 에러-검사로직(26)에 입력으로서 공급된다. 이 데이타는 또한 칩(B)의 윈도우 에러-검사로직(42)에 공급된다.

래치(16)의 출력은 칩(A)의 구동기(20)를 통과하지 못하는데 이는 구동기가 검사 입력핀(23)상의 양 전압(＋V)에 의해 하이 임피던스 상태로 에너자이즈되기 때문이다. 그러나, 세트 펄스 출력(14) 및 리세트 펄스 출력(15)은 칩(B)의 칩데이타 출력(36)을 검사하는데 사용되는 윈도우 에러-검사로직(26)에 인가된다.

윈도우가 오픈되는 시간격동안 칩(A) 혹은 칩(B)에 오기능이 발생되면, 윈도우 에러-검사로직(26)은 에러-출력라인을 통하여 출력(27)을 생성할 것이다.

제1도의 윈도우 로직(26)의 상세 블록도인 제2도 및 타이밍도인 제3도를 참조하자. 세트-펄스 윈도우 로직(40)은 각각의 세트-펄스 프로그램된 천이와 관련된 윈도우를 생성한다 핀이 1/4사이클(T)에서 주장되도록 프로그램된다고 가정하자. 그러면 윈도우 로직(40)은 이하와 같이 된다. 윈도우의 상승에지(42)에서, 세트-펄스 에러 플립-플롭(50)이 세트된다. 플립-플롭은 이 시점에서 단지 세트되며 에러는 플래그되지 않는다 세트-펄스 윈도우는 시간(T+4)가지 오픈된 채 유지된다.

윈도우가 오픈되는 시간동안, 칩(B) 출력핀(36)이 항상 바르게 주장되면, 에러 플래그는 AND 회로(48)를 동작시키는 라인(24)을 통하여 세트-펄스 플립-플롭을 리세트하여 클리어된다. 그러나, 핀(24)이 항상 틀리게 주장된 채로 유지되면, 즉 에러를 나타내면, 세즈-펄스 에러 플립-플롭(50)은 세트된 채로 유지된다. 윈도우가 윈도우 펄스의 하강 에지(46)에서 클로즈될때 에러 리포트 펄스(54)는 AND 회로(52)를 통하여 생성된다. 이 시점에서세트-펄스 플립-플롭(50)의 값은 에러검출 서브시스템에 보고된다.

리세트-펄스 로직에 대한 동일한 윈도우 로직이 존재한다. 이것은 전술한 바와 똑같이 세트 로직과 병렬 동작한다. 두 윈도우는 동시에 오픈될 수 있지만 서로 독립적이다.

리세트-펄스 윈도우 로직(60)은 각각의 리세트-펄스 프로그램된 천이와 연관된 윈도우를 생성한다. 윈도의 상승 에지(62)에서, 리세트-펄스 에러 플립-플롭(70)이 세트된다. 프립-플롭(70)은 이 시점에서 단지 세트되며 에러는 플래그되지 않는다. 리세트-펄스 윈도우는 시간(T+6)까지 오픈된 채 유지된다.

리세트-펄스 윈도우가 오픈되는 시간동안 출력핀(24)이 항상 바르게 주장되면, 에러 플래그는 AND 회로(68)를 통하여 리세트-펄스 플립-플롭(70)을 리세트하여 클리어된다. 그러나 핀(24)이 항상 틀리게 주장된 채 유지되어 에러를 나타내면, 리세트-펄스 에러 플립-플롭(70)은 세트된 채 유지된다. 윈도우가 윈도우 펄스의 하강 에지(66)에서 클로즈될때, 에러리포트 펄스(74)는 AND 회로(72)를 통하여 생성된다. 이 시점에서 리세트-펄스 플립-플롭(70)의 값은 에러 검출 서브시스템에 보고된다.

제3도에서, 예를 들어 핀이 시간(T)에서 세트, 시간(T+2)에서 리세트되도록 프로그램된다고 가정하자.

그러면 세트 윈도우는 T 내지 T+4에서 오픈될 것이며, 리세트 윈도우는 시간 T+2 내지 T+6에서 오픈될 것이다. 만약 핀이 점선 칩 B 출력에 의해 도시된대로 시간(T+4) 이전에 세트되고 T+6 이전에 리세트되면, 이 시점에서 세트 에러 펄스 F/F 및 리세트 에러 펄스 F/F이 모두 리세트되며, 세트에러도 리세트 에러도 보고되지 않는다. 만약 핀이 T와 T+4 사이에서 세트되지 않으면 T+4에서 세트에러가 보고된다.

만약 핀이 T+2와 T+6 사이에서 리세트되지 않으면, T+6에서 리세트 에러가 보고된다.

제2도에 도시된 회로는 비교회로이지만 본 발명은 비교검사에 제한되도록 의도된 것이 아니다. 원리는 동작의 유형에 무관하게 동일하다.

본 발명은 바람직한 실시예에 관하여 특히 도시되고 기술되었지만, 본 발명의 범위로부터 일탈함이 없이 형태나 세부사항에 있어서의 전술한 것 것 및 기타 변경이 가능하다는 것이 당분야의 전문가에 의하여 용이하게 이해될 수 있을 것이다.

Claims (4)

1. 제1집적회로칩의 출력핀(18)을 실질적으로 동일한 제2집적회로칩의 출력핀(41)에 대하여 검사하는 방법에 있어서, 실질적으로 동일한 소오스로부터 상기 제1칩상의 프로그래밍로직(10) 및 상기 제2칩상의 프로그래밍로직(38)에 데이터를 입력하는 단계 ; 상기 제1칩상의 프로그래밍로직(10)으로부터 출력데이타를 프로그래밍하여 세트펄스(14)가 특정시간에 출력신호(18)를 턴온시키고, 리세트펄스(15)가 더 늦은 시간에 상기 출력신호를 턴오프시키는 시간 ; 상기 제1칩과 동일한 상기 제2칩상의 프로그래밍로직(38)으로부터 출력 데이타를 프로그래밍하여 세트펄스(37)가 상기 특정시간에 출력신호(34)를 턴온시키고, 리세트펄스(39)가 상기 늦은 시간에 상기 출력신호(34)를 턴오프시키는 단계 ; 상기 세트펄스(14)에 응하여 상승에지(42) 및 하강에지(46)를 갖는 윈도우를 생성시키는 단계, 상기 윈도우의 상기 상승에지(42)에서 에러 플립-플롭(50)을 세트시키는 단게 ; 상기 에러 플립-플롭(50)을 리세트시키기 위하여 상기 출력핀(25)상에 주장된 신호(24)를 이용하는 단계 ; 상기 윈도우의 하강에지(46)에서 에러리포트(54)를 신호화하는 단계 ; 상기 제1칩의 상기 출력신호(18)를 금지시켜 상기 출력(18)상의 데이터가 상기 제1칩의 출력핀(25)에 도달되지 않도록 단계 ; 상기 제2칩의 상기 출력신호(34)를 금지시키지 않아서 상기 출력(34)상의 데이터가 상기 제2칩의 출력핀(41)에 도달되도록 하는 단계 ; 및 상기 제2칩의 상기 출력핀(41)을 상기 제1칩의 출력핀(25)에 접속시키는 단계를 포함하는 것을 특징으로 하는 검사방법.
2. 집적회로칩에 있어서, 세트펄스(14) 및 리세트펄스(15)를 생성시키기 위한 프로그래밍로직(10) ; 제1윈도우(44)를 생성시키기 위한 세트-펄스 윈도우로직(40) ; 제2윈도우(64)를 생성시키기 위한 리세트-펄스 윈도우로직(60)을 포함하며, 상기 프로그래밍로직(10)의 상기 출력(14)은 상기 세트-펄스 윈도우로직(40)의 입력에 접속되고 ; 상기 프로그래밍로직(10)의 상기 출력 (15)은 상기 리세트-펄스 윈도우로직(60)의 입력에 접속되며 ; 입력(18)으로부터 출력(24)으로의 신호의 통과를 제1상태에서는 금지시키고 제2상태에서는 금지시키지 않기 위하여 제1상태 및 제2상태로 될 수 있는 게이팅수단(20) ; 상기 프로그래밍로직(10)에 접속된 신호래치(16)를 포함하며, 상기 신호래치(16)의 출력은 상기 게이팅수단(20)의 입력에 접속되고 ; 상기 프로그래밍로직(10)은 프로그램가능하며 상기 세트펄스(14)가 특정시간에 상기 출력신호래치(16)를 턴온시키고, 상기 리세트펄스(15)가 더 늦은 시간에 상기 출력신호 래치(16)를 턴온프시키며 ; 상기 세트-펄스 윈도우로직(40)에 접속된 세트-펄스 에러 플립플롭(50) ; 상기 제1윈도우(44)의 상승에지(42)에서 상기 세트-펄스에러 플립-플롭(50)을 세트시키기 위한 수단 상기 리세트-펄스 윈도우로직(60)에 접속된 리세트-펄스에러 플립-플롭(70) ; 상기 제2윈도우(64)의 상승에지(62)에서 상기 리세트-펄스 에지 플립-폴릅(70)을 세트시키기 위한 수단 ; 출력핀(25) ; 상기 핀(24)이 상기 윈도우들(44,64)이 오픈되는 시간동안 주장되면 상기 세트-펄스에러 플립-플롭(50) 및 상기 리세트-펄스에러 플립-플롭(70)을 리세트시키기 위하여 상기 제1 및 제2윈도우로직(40,60)과 상기 출력핀(25)에 접속된 수단(48,68) ; 상기 세트-펄스 에러 플립-플롭(50)이 세트상태에 있으면, 상기 세트-펄스 윈도우(46)의 하강에지에서 에러리포트(54)를 신호화하기 위한 수단(52) ; 및상기 리세트-펄스 에러 플립-플롭(70)이 세트상태에 있으면, 상기 리세트-펄스 윈도우(66)의 하강에지에서 에러리포트(74)를 신호화하기 위한 수단을 포함하는 것을 특징으로 하는 집적회로칩.
3. 제2항에 있어서, 상기 칩의 출력(18)을 금지시켜 상기 데이터가 상기 출력핀(25)에 도달하지 않도록 하기 위한 수단(20) 및 상기 칩의 상기 출력핀(25)을 상기 윈도우로직(48,68)에 접속시키기 위한 수단(23)을 더 포함하는 것을 특징으로 하는 집적회로칩.
4. 각각의 칩상에 데이터-프로세싱로직 및 윈도우 에러-검사로직을 구비한 실질적으로 동일한 제1 및 제2집적회로칩을 검사하기 위한 장치에 있어서, 상기 제1칩상의 프로그래밍로직(10) ; 상기 제2칩상의 프로그래밍로직(38) ; 상기 제1칩상의 상기 프로그래밍로직(10)으로부터 출력데이터를 프로그래밍하여 세트펄스(14)가 특정시간에 출력신호(18)를 턴온시키고, 리세트펄스가 더 늦은 시간에 상기 출력신호를 턴오프시키기 위한 제1수단 ; 상기 제1칩과 동일한 제2칩상의 상기 프로그래밍로직(38)으로부터 출력데이타를 프로그래밍하여 세트펄스(37)가 상기 특정시간에 출력신호(34)를 턴온시키고, 리세트펄스가 상기의 늦은 시간에 상기 출력신호(34)를 턴오프시키기 위한 제2수단 ; 상기 세트펄스(14)에 응하여 상승 에지(42) 및 하지에지(46)를 갖는 윈도우를 생성시키기 위한 윈도우 로직 ; 에러 플립-플롭(50) ; 상기 윈도우의 상기 상승에지(42)에서 상기 에러 플립-플롭을 세트시키기 위한 수단을 포함하며, 상기 에러 플립-플롭(50)은 상기 출력핀(25)상에 주장된 신호(24)에 의하여 리세트되며, 상기 윈도우의 하강에지(46)에서 에러리포트(54)를 신호화하기 위한 수단 ; 상기 제1칩의 상기 출력신호(18)를 금지시켜 상기 출력(18)상의 데이터가 상기 제1칩의 출력핀(25)에 도달하지 않도록 하기 위한 수단(20,22) ; 상기 제2칩의 상기 출력신호(34)를 금지시키지 않아서 상기 출력(34)상의 데이터가 상기 제2칩의 출력핀에 도달하도록 하기 위한 수단(32,30) ; 및 상기 제2칩의 상기 출력핀(41)을 상기 제1칩의 출력핀(25)에 접속시키기 위한 수단(43)을 포함하는 것을 특징으로 하는 검사장치.

Images