JPS6228679A - 差動カスコ−ド電圧スイツチ用テスト回路 - Google Patents
差動カスコ−ド電圧スイツチ用テスト回路Info
- Publication number
- JPS6228679A JPS6228679A JP61149841A JP14984186A JPS6228679A JP S6228679 A JPS6228679 A JP S6228679A JP 61149841 A JP61149841 A JP 61149841A JP 14984186 A JP14984186 A JP 14984186A JP S6228679 A JPS6228679 A JP S6228679A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- error
- test
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318577—AC testing, e.g. current testing, burn-in
- G01R31/31858—Delay testing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Tests Of Electronic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、集積回路のチェックおよびテストに用いるオ
ン・チップ回路に関するものであり、特に、差動カスコ
ード電圧スイッチを、オン・ラインでテストすることの
できる自己チェック用の回路に関するものである。
ン・チップ回路に関するものであり、特に、差動カスコ
ード電圧スイッチを、オン・ラインでテストすることの
できる自己チェック用の回路に関するものである。
Ｂ、従来技術
米国特許第４４１０８１６号明細書には、出方状態のエ
ミッタ・フォロア・トランジスタと、このエミッタ・フ
ォロア・トランジスタに接続したプル・ダウン低抗から
なるＥＣＬ （エミッタ結合論理）集積回路が開示され
ている。このＥＣＬ集積回路には、テスト時のみテスト
電流が流れるようにエミッタ・フォロア・トランジスタ
の出力から、次のステージに伸びるライン上に、テスト
回路が設けられている。このテスト電流は、プル・ダウ
ン低杭に通常流れる電流より小さいが、次のステージに
流れる電流より大きいものである。
ミッタ・フォロア・トランジスタと、このエミッタ・フ
ォロア・トランジスタに接続したプル・ダウン低抗から
なるＥＣＬ （エミッタ結合論理）集積回路が開示され
ている。このＥＣＬ集積回路には、テスト時のみテスト
電流が流れるようにエミッタ・フォロア・トランジスタ
の出力から、次のステージに伸びるライン上に、テスト
回路が設けられている。このテスト電流は、プル・ダウ
ン低杭に通常流れる電流より小さいが、次のステージに
流れる電流より大きいものである。
米国特許第４１８３４６０号明細書には、電流モード論
理集積回路チップ（入力および出力）の保全性と、その
論理機能の保全性をモニタする、現場テストおよび診断
回路の使用が開示されている。この回路は、１つのチッ
プと他のチップとの間で開になりつつある接続を検出す
る″開″入力検出装置と、チップ出力のいずれかの短絡
をモニタリングする出力短絡検出装置と、チップ自身の
論理機能が作動しているかどうかを判定する符号テスト
および診断回路との３つの部分からなる。
理集積回路チップ（入力および出力）の保全性と、その
論理機能の保全性をモニタする、現場テストおよび診断
回路の使用が開示されている。この回路は、１つのチッ
プと他のチップとの間で開になりつつある接続を検出す
る″開″入力検出装置と、チップ出力のいずれかの短絡
をモニタリングする出力短絡検出装置と、チップ自身の
論理機能が作動しているかどうかを判定する符号テスト
および診断回路との３つの部分からなる。
上記の回路部分はすべて、各ＣＭＬチップの一体部分と
して形成され、テストおよび診断ビンと称する出力端子
に接続されている。
して形成され、テストおよび診断ビンと称する出力端子
に接続されている。
米国特許第４３３９７１０号明細書には、回路の各ブロ
ックを迅速にテストするための回路を含む、電界効果ト
ランジスタを有するＭＯ５集積回路が開示されている。
ックを迅速にテストするための回路を含む、電界効果ト
ランジスタを有するＭＯ５集積回路が開示されている。
この回路は、入力ブロックをテストする第１のグループ
と、ブロックを組合わせてテストできるように入力ブロ
ックと出力ブロックを接続したり切離したりする第２の
グループと、出力ブロックをテストする第３グループと
の３つの１−ランジスタ・スイッチ・グループを含んで
いる。
と、ブロックを組合わせてテストできるように入力ブロ
ックと出力ブロックを接続したり切離したりする第２の
グループと、出力ブロックをテストする第３グループと
の３つの１−ランジスタ・スイッチ・グループを含んで
いる。
Ｃ９発明が解決しようとする問題点
本発明の目的は、オン・チップ、オン・ラインのチェッ
クおよびテストのための改良された回路を提供すること
にある。
クおよびテストのための改良された回路を提供すること
にある。
本発明の他の目的は、差動カスコード電圧スイッチのオ
ン°ライン、自己テストのための改良された回路を提供
することにある。
ン°ライン、自己テストのための改良された回路を提供
することにある。
さらに本発明の他の目的は、差動出力、サンプリング・
データ速度をテストし、またテスト回路をテストするた
めの、改良されたオン・ライン、オン・チップのチェッ
クおよびテスト回路を提供することにある。
データ速度をテストし、またテスト回路をテストするた
めの、改良されたオン・ライン、オン・チップのチェッ
クおよびテスト回路を提供することにある。
Ｄ０問題点を解決するための手段
本発明による差動カスコード電圧スイッチのテストおよ
びチェック回路は、ＱおよびＱスイッチ信号の無効な（
０，０）および（１，１）の状態を共に検出するＮ装置
を使用し、システムのＣクロックが落ちた時にデータを
サンプリングし、さらにプリチャージと誤り検出とを同
時に行う減結合パス装置を使用する。本テストおよびチ
ェック回路は、階層構造中に組込まれ、ラッチへ入力し
、バッファを減結合し、誤りラインの引上げ、低下を行
うシステムＣクロックを使用する。誤りはシステム・ラ
ッチ内に保持される。回路の構造は、Ｃクロックのみを
使用する大型のマクロの自己テストを行い、結果を単一
のラッチに保持する。特に１本回路はＮＯＲ構成のＱお
よびＱ信号を使用し、ゲートがＣクロックに接続された
Ｐ装置からなるロード装置を引下げるのに十分な電圧を
、いずれの信号も持たないかどうかを検出する。結果と
して生じた信号は２つのＮ装置に並列のゲートに送られ
る。このように、２つの低電圧の信号はこのＮＯＲゲー
トを上昇させ、誤りラインへのプルダウン脚を形成する
。信号のいずれかがＮ装置をオンにするのに十分高い場
合、またはいずれの信号もＮ装置をオンにするのに十分
高くない場合は、無効の信号状態が検出される。したが
って、上述の回路は、同じ入力を持つ樹が無効状態に入
る可能性を有する場合のみ、障害を登録する。
びチェック回路は、ＱおよびＱスイッチ信号の無効な（
０，０）および（１，１）の状態を共に検出するＮ装置
を使用し、システムのＣクロックが落ちた時にデータを
サンプリングし、さらにプリチャージと誤り検出とを同
時に行う減結合パス装置を使用する。本テストおよびチ
ェック回路は、階層構造中に組込まれ、ラッチへ入力し
、バッファを減結合し、誤りラインの引上げ、低下を行
うシステムＣクロックを使用する。誤りはシステム・ラ
ッチ内に保持される。回路の構造は、Ｃクロックのみを
使用する大型のマクロの自己テストを行い、結果を単一
のラッチに保持する。特に１本回路はＮＯＲ構成のＱお
よびＱ信号を使用し、ゲートがＣクロックに接続された
Ｐ装置からなるロード装置を引下げるのに十分な電圧を
、いずれの信号も持たないかどうかを検出する。結果と
して生じた信号は２つのＮ装置に並列のゲートに送られ
る。このように、２つの低電圧の信号はこのＮＯＲゲー
トを上昇させ、誤りラインへのプルダウン脚を形成する
。信号のいずれかがＮ装置をオンにするのに十分高い場
合、またはいずれの信号もＮ装置をオンにするのに十分
高くない場合は、無効の信号状態が検出される。したが
って、上述の回路は、同じ入力を持つ樹が無効状態に入
る可能性を有する場合のみ、障害を登録する。
Ｅ、実施例
差動カスコード電圧スイッチ（ＤＣＶＳ）は、差動信号
を使用し、発生するＣＭＯＳ技術の論理的に完成された
回路ファミリを表わす用語である。
を使用し、発生するＣＭＯＳ技術の論理的に完成された
回路ファミリを表わす用語である。
差動カスコード電圧スイッチと、その使用については、
ｌ５ＳＣＣダイジェスト１９８４．ｐｐ、１２−１３、
Ｌ、Ｇ、ヘラ−（Ｈｅｌｌｅｒ）、Ｗ、Ｒ，グリフィ′
）（Ｇｒｉｆｆｉｎ） 、 Ｊ 、Ｗ、デービス（Ｄａ
ｖｉｓ）、Ｎ、Ｇ、 トーマ（Ｔｈｏｍａ）による″カ
スコード電圧スイッチ論理：差動ＣＭＯ８論理ファミリ
（Ｃａｓｃｏｄｅ Ｖｏｌｔａｇｅ ５ｔｓｉｔｃｈ
Ｌｏｇｉｃ： ＡＤｉｆｆｅｒｅｎｔｉａｌ ＣＭＯＳ
Ｌｏｇｉｃ Ｆａｍｉｌｙ）”と題する刊行物に記
載されており、２つのノード（それぞれＱ、Ｑと称し、
配列した対（Ｑ、Ｑ）と表わされる）から接地する差動
通路を形成することからなる。５人力（ＡＢＣＤＥ）Ｘ
ＯＲゲートの簡単な例を第１図に示す。正常な動作では
、２つの接地通路のうち１つだけが導通で、差動出力（
１つの信号はＨ１他の信号はＬ）を発生する。
ｌ５ＳＣＣダイジェスト１９８４．ｐｐ、１２−１３、
Ｌ、Ｇ、ヘラ−（Ｈｅｌｌｅｒ）、Ｗ、Ｒ，グリフィ′
）（Ｇｒｉｆｆｉｎ） 、 Ｊ 、Ｗ、デービス（Ｄａ
ｖｉｓ）、Ｎ、Ｇ、 トーマ（Ｔｈｏｍａ）による″カ
スコード電圧スイッチ論理：差動ＣＭＯ８論理ファミリ
（Ｃａｓｃｏｄｅ Ｖｏｌｔａｇｅ ５ｔｓｉｔｃｈ
Ｌｏｇｉｃ： ＡＤｉｆｆｅｒｅｎｔｉａｌ ＣＭＯＳ
Ｌｏｇｉｃ Ｆａｍｉｌｙ）”と題する刊行物に記
載されており、２つのノード（それぞれＱ、Ｑと称し、
配列した対（Ｑ、Ｑ）と表わされる）から接地する差動
通路を形成することからなる。５人力（ＡＢＣＤＥ）Ｘ
ＯＲゲートの簡単な例を第１図に示す。正常な動作では
、２つの接地通路のうち１つだけが導通で、差動出力（
１つの信号はＨ１他の信号はＬ）を発生する。
この場合、この差動出力は、正常動作中は（１゜０）ま
たは（０，１）のいずれかで、（０，０）または、（１
，１）は違法状態を表わす。いかなる単一の障害も、出
力を１つの合法状態から他の合法状態に変えることはな
いことが示されている。
たは（０，１）のいずれかで、（０，０）または、（１
，１）は違法状態を表わす。いかなる単一の障害も、出
力を１つの合法状態から他の合法状態に変えることはな
いことが示されている。
したがって、いずれかの論理積（ツリー）で、違法状態
（１，１または０．０）が検出される。これは論理積に
誤りがあることを示すものとなる。
（１，１または０．０）が検出される。これは論理積に
誤りがあることを示すものとなる。
この違法状態を、Ｃクロック（第２図にＣで示す）が落
ちる瞬間に検出する回路は従来技術で知られているが、
これを第２図に示す。信頼性、可用性、保守性などのた
め、論理積をテストする回路もテストしなければならな
い。これにより、各テスト回路を（１，１）および（０
，０）の状態にセットして、テスタが誤りを検出するこ
とを示すことによって、フィールド動作中に間けつ誤り
が検出されることが確認される。合法状態（１，０）お
よび（０，１）は正常な回路動作により達せられる。さ
らに、テスト回路と正常な通路の両方を使用することに
より、テスタと、バッファおよびテスタ・テストの両方
を接続するトランジスタがチェックされる。第２図のテ
スト回路は、単−誤り信号を発生する形式のものである
。信号がＨであれば、マクロ中のＤＣＶＳ樹はいずれも
、Ｃクロックが落ちた瞬間に、誤りの状態ではない。こ
の信号がＬであれば、マクロ中のＤＣＶＳ樹の少くとも
１つが誤りの状態にある。
ちる瞬間に検出する回路は従来技術で知られているが、
これを第２図に示す。信頼性、可用性、保守性などのた
め、論理積をテストする回路もテストしなければならな
い。これにより、各テスト回路を（１，１）および（０
，０）の状態にセットして、テスタが誤りを検出するこ
とを示すことによって、フィールド動作中に間けつ誤り
が検出されることが確認される。合法状態（１，０）お
よび（０，１）は正常な回路動作により達せられる。さ
らに、テスト回路と正常な通路の両方を使用することに
より、テスタと、バッファおよびテスタ・テストの両方
を接続するトランジスタがチェックされる。第２図のテ
スト回路は、単−誤り信号を発生する形式のものである
。信号がＨであれば、マクロ中のＤＣＶＳ樹はいずれも
、Ｃクロックが落ちた瞬間に、誤りの状態ではない。こ
の信号がＬであれば、マクロ中のＤＣＶＳ樹の少くとも
１つが誤りの状態にある。
本発明は（０，０）および（１，１）状態の検出のため
Ｎ装置を使用し、装置のクロックが落ちた瞬間にデータ
をサンプリングするための減結合パス装置を使用し、同
時にプリチャージおよび誤りの検出ができる、改良され
たテスト回路を提供するものである。
Ｎ装置を使用し、装置のクロックが落ちた瞬間にデータ
をサンプリングするための減結合パス装置を使用し、同
時にプリチャージおよび誤りの検出ができる、改良され
たテスト回路を提供するものである。
本発明はまた、改良された段層スキームを提供する。こ
れは、ラッチに入力するためのシステムＣクロックを使
用し、バッファを減結合し、誤りの場合に低下させるタ
イプの誤りラインを上昇、低下させるものである。誤り
は周知のタイプの感知レベル走査型（Ｌ Ｓ Ｓ Ｄ）
ラッチで保持される。
れは、ラッチに入力するためのシステムＣクロックを使
用し、バッファを減結合し、誤りの場合に低下させるタ
イプの誤りラインを上昇、低下させるものである。誤り
は周知のタイプの感知レベル走査型（Ｌ Ｓ Ｓ Ｄ）
ラッチで保持される。
また、本発明は、Ｃクロックのみを用いる大形のマクロ
をテストし、結果を単一のラッチに保持する組織の回路
レベルのシミュレーションを提供する。
をテストし、結果を単一のラッチに保持する組織の回路
レベルのシミュレーションを提供する。
第２図に示され、ＩＢＭテクニカル・ディスクロージー
ｙ”ビュレティンＶｏ１．２７、ＮＯ，１０Ｂ （１９
８５年３月）、Ｊ、Ｂ、ヒクソン・ジュニア（Ｈｉｃｋ
ｓｏｎ Ｊｒ、）らによる“差動カスコード電圧スイッ
チ回路のテスト・スキーム（ＴｅｓｔｉｎｇＳｃｈｅｍ
ｅ ｆｏｒ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｃａ５ｃａｄ
ｅ Ｖｏｌｔａｇｅ５ｗ１ｔｃｈ Ｃ１ｒｃｕｉｔｓ）
”と題する記事に記載された従来技術の自己テスト組
織は、ＤＣＶＳ樹から０−０出力を検出するために、２
系列のＰ装置１０および１２を使用する。最初、ライン
１６上のＱ信号と、ライン１８上のＱ信号はＬ（接地）
で、リード２０上のＣクロック信号はＨであり、装置２
２はオンであるため、ノード１４は接地レベルである。
ｙ”ビュレティンＶｏ１．２７、ＮＯ，１０Ｂ （１９
８５年３月）、Ｊ、Ｂ、ヒクソン・ジュニア（Ｈｉｃｋ
ｓｏｎ Ｊｒ、）らによる“差動カスコード電圧スイッ
チ回路のテスト・スキーム（ＴｅｓｔｉｎｇＳｃｈｅｍ
ｅ ｆｏｒ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｃａ５ｃａｄ
ｅ Ｖｏｌｔａｇｅ５ｗ１ｔｃｈ Ｃ１ｒｃｕｉｔｓ）
”と題する記事に記載された従来技術の自己テスト組
織は、ＤＣＶＳ樹から０−０出力を検出するために、２
系列のＰ装置１０および１２を使用する。最初、ライン
１６上のＱ信号と、ライン１８上のＱ信号はＬ（接地）
で、リード２０上のＣクロック信号はＨであり、装置２
２はオンであるため、ノード１４は接地レベルである。
直列のＰ装置１０および１２は、第２図に示すようにゲ
ートおよび一方のソースが接地されており、接地を超え
る１つの論理限界より低い出力を誤り信号ライン２４上
に出力しない。第３図に示すように、この問題は、装［
３０，３２およびプル・アップ装置３４を含むＮＯＲ構
造中で２つの信号を使用し、それぞれパス装置４ｏおよ
び４２によりゲートされたＱまたはＱ信号のいずれかが
、ライン２０上のＣクロック信号にゲートが接続された
Ｐ装置３４からなるロード装置を低下させるのに十分な
電圧を有するかどうかを検出する。得られた信号は、２
つのＮ装置４６および４８に並列の装置４４のゲートに
送られる。このようにして、リード１６および１８上の
ＱおよびＱ信号がＬであり、リード３６および３８をＬ
レベルの信号状態にしている場合、装置３０．３２およ
び３４で構成するＮＯＲゲートは、上昇して誤りライン
２４にプルダウン脚を形成する。第３図の回路の意味は
、Ｎ装置が、第２図のＰ装置よりも信号ラインを低下さ
せるのが速く、テスタが樹と同じ方法で作動する、すな
わち、両信号がＮ装置をオンにするのに十分なだけ高い
か、両信号がＮ装置をオンにするのに十分なだけ高くな
いかのいずれかの場合誤りが生ずることである。したが
って、同じ入力を持つ樹が不法状態になる可能性がある
場合にのみ、テスタは誤りをレジスタする。追加するの
は１つのＰ装置だけが必要となる。
ートおよび一方のソースが接地されており、接地を超え
る１つの論理限界より低い出力を誤り信号ライン２４上
に出力しない。第３図に示すように、この問題は、装［
３０，３２およびプル・アップ装置３４を含むＮＯＲ構
造中で２つの信号を使用し、それぞれパス装置４ｏおよ
び４２によりゲートされたＱまたはＱ信号のいずれかが
、ライン２０上のＣクロック信号にゲートが接続された
Ｐ装置３４からなるロード装置を低下させるのに十分な
電圧を有するかどうかを検出する。得られた信号は、２
つのＮ装置４６および４８に並列の装置４４のゲートに
送られる。このようにして、リード１６および１８上の
ＱおよびＱ信号がＬであり、リード３６および３８をＬ
レベルの信号状態にしている場合、装置３０．３２およ
び３４で構成するＮＯＲゲートは、上昇して誤りライン
２４にプルダウン脚を形成する。第３図の回路の意味は
、Ｎ装置が、第２図のＰ装置よりも信号ラインを低下さ
せるのが速く、テスタが樹と同じ方法で作動する、すな
わち、両信号がＮ装置をオンにするのに十分なだけ高い
か、両信号がＮ装置をオンにするのに十分なだけ高くな
いかのいずれかの場合誤りが生ずることである。したが
って、同じ入力を持つ樹が不法状態になる可能性がある
場合にのみ、テスタは誤りをレジスタする。追加するの
は１つのＰ装置だけが必要となる。
このように１本発明は、第３図の実施例に示すように、
単一のトランジスタの誤りが１．１から０゜０への、ま
たは０．０から１．１への変化を生じさせないという事
実によって、Ｃクロックが落ちるときに、前の樹からの
ＱおよびＱ信号が直交（１，０または０．１）であるか
どうかをチェックする。Ｃクロックが落ちるとき、プリ
チャージおよび減結合が生じ、誤りのチェックおよびテ
ストには、それ以上のサイクル・タイムを必要としない
ため、時間が重要な特徴である。
単一のトランジスタの誤りが１．１から０゜０への、ま
たは０．０から１．１への変化を生じさせないという事
実によって、Ｃクロックが落ちるときに、前の樹からの
ＱおよびＱ信号が直交（１，０または０．１）であるか
どうかをチェックする。Ｃクロックが落ちるとき、プリ
チャージおよび減結合が生じ、誤りのチェックおよびテ
ストには、それ以上のサイクル・タイムを必要としない
ため、時間が重要な特徴である。
第３図において、テスタへのリード１６および１８上の
ＱおよびＱ入力信号は、リード２０上にＣクロックが落
ちたとき、直交（１，０または０゜１）でなければなら
ない。これは、装置の他の場所にあり、同じＱおよび可
信号を受けるラッチにより、データがサンプリングされ
る瞬間であるためである。したがって、この瞬間におけ
るＱおよびＱ信号は減結合され、この時にテスタにより
使用されなければならない。このように、Ｃクロック信
号は、テスタにもラッチにも必要で、テスタの配線の影
響が少くなる。テスト回路はこのＣクロックを、プリチ
ャージ、テスタ内の記憶ノードへのデータのラッチ、お
よびテスタの評価に使用される。本発明の回路は、評価
段階では同じクロックを減結合装置とラッチの入力とし
て使用するため、テスト操作に必要なりロックの数を少
くし、正のタイミングを実現し、クロックのスキューを
減らすという利点を有する６ 本発明により改良され、前述の望ましい特徴を有する一
実施例を第３図に示す。第３図の回路にともなう各種の
信号波形を第４図に示す。
ＱおよびＱ入力信号は、リード２０上にＣクロックが落
ちたとき、直交（１，０または０゜１）でなければなら
ない。これは、装置の他の場所にあり、同じＱおよび可
信号を受けるラッチにより、データがサンプリングされ
る瞬間であるためである。したがって、この瞬間におけ
るＱおよびＱ信号は減結合され、この時にテスタにより
使用されなければならない。このように、Ｃクロック信
号は、テスタにもラッチにも必要で、テスタの配線の影
響が少くなる。テスト回路はこのＣクロックを、プリチ
ャージ、テスタ内の記憶ノードへのデータのラッチ、お
よびテスタの評価に使用される。本発明の回路は、評価
段階では同じクロックを減結合装置とラッチの入力とし
て使用するため、テスト操作に必要なりロックの数を少
くし、正のタイミングを実現し、クロックのスキューを
減らすという利点を有する６ 本発明により改良され、前述の望ましい特徴を有する一
実施例を第３図に示す。第３図の回路にともなう各種の
信号波形を第４図に示す。
第３図で、リード１６および１８上の入力信号Ｑおよび
Ｑは減結合パス装［４０および４２に送られる。プリチ
ャージ・サイクル中、Ｃクロックがダウンすると、Ｑお
よびＱ信号はともにＬプリチャージされる。
Ｑは減結合パス装［４０および４２に送られる。プリチ
ャージ・サイクル中、Ｃクロックがダウンすると、Ｑお
よびＱ信号はともにＬプリチャージされる。
第３図の回路のタイミングは下記のとおりである。プリ
チャージ・サイクル中（Ｃクロックがダウンの場合）Ｑ
およびＱ信号はともにＬにプリチャージされる。Ｃクロ
ック信号（リード２０上の）が上昇すると、減結合装置
４０および４２は導通となり、ＬのＱおよびＱ信号をテ
スト回路に伝送する。さらにリード２４上の（局所）誤
り信号と、ＯＲ装置５４からのライン８ｏおよび８２上
の（大域）誤り信号は、第３図に示すように（各（局所
）誤りラインにトランジスタ１個のみを必要とする）、
また、（局所）誤りラインのための装置５６および５８
からなるインバータ回路に含まれるように、Ｎ装置７０
を通じてＨにプリチャージされる。論理演算中は、Ｑお
よびＱ信号のいずれも上昇しないか、または１方もしく
は両方が上昇する。これらの遷移はテスタ回路に伝送さ
れる。リード２ｏ上のＣクロック信号が落ちた場合、下
記の３つの事象が起こる。
チャージ・サイクル中（Ｃクロックがダウンの場合）Ｑ
およびＱ信号はともにＬにプリチャージされる。Ｃクロ
ック信号（リード２０上の）が上昇すると、減結合装置
４０および４２は導通となり、ＬのＱおよびＱ信号をテ
スト回路に伝送する。さらにリード２４上の（局所）誤
り信号と、ＯＲ装置５４からのライン８ｏおよび８２上
の（大域）誤り信号は、第３図に示すように（各（局所
）誤りラインにトランジスタ１個のみを必要とする）、
また、（局所）誤りラインのための装置５６および５８
からなるインバータ回路に含まれるように、Ｎ装置７０
を通じてＨにプリチャージされる。論理演算中は、Ｑお
よびＱ信号のいずれも上昇しないか、または１方もしく
は両方が上昇する。これらの遷移はテスタ回路に伝送さ
れる。リード２ｏ上のＣクロック信号が落ちた場合、下
記の３つの事象が起こる。
第１の事象では、減結合装置４０および４２がオフとな
り、テスタ回路のＱおよびＱ信号をサンプリングする。
り、テスタ回路のＱおよびＱ信号をサンプリングする。
第２の事象では、Ｃクロック信号がＬになり、ノード７
２がＬになると、装置４４および４８のドれインがＬに
なる。ＱおよびＱ信号がいずれもＨであれば、（局所）
誤りライン２４は２つのＮ装置４６および４８を通じて
放電する。
２がＬになると、装置４４および４８のドれインがＬに
なる。ＱおよびＱ信号がいずれもＨであれば、（局所）
誤りライン２４は２つのＮ装置４６および４８を通じて
放電する。
第３の事象では、Ｃクロック・ライン２０はＬの値にな
る。ＱおよびＱ信号がいずれもＨでなければ、ＮＯＲラ
イン７４はＰ装置３４を通じてチャージされ、（局所）
誤りライン２４が引下げられる。この信号は装置４４の
ゲート上に現われ、誤りライン２４を放電させる。Ｑお
よびＱ信号のいずれか１つだけがＨの場合は、ＮＯＲラ
イン７４がＬ（この回路中のＮ装置は、Ｐ装置を抑える
のに十分な大きさがある）であるため、誤りライン２４
は放電されず、直列のＮ装置は導通にならない。
る。ＱおよびＱ信号がいずれもＨでなければ、ＮＯＲラ
イン７４はＰ装置３４を通じてチャージされ、（局所）
誤りライン２４が引下げられる。この信号は装置４４の
ゲート上に現われ、誤りライン２４を放電させる。Ｑお
よびＱ信号のいずれか１つだけがＨの場合は、ＮＯＲラ
イン７４がＬ（この回路中のＮ装置は、Ｐ装置を抑える
のに十分な大きさがある）であるため、誤りライン２４
は放電されず、直列のＮ装置は導通にならない。
第３図の回路のタイミング図を第４図に示す。
状態（０，０）および（１，０）がテストされ、たとえ
ば１０００のノードの誤りの（０，０）状態を同時にＯ
Ｒ演算を行うための遅れは、現在利用できる０ＭＯ８技
術によれば１０＋１秒未満である。局所誤り信号、大域
誤り信号、およびＥＲＲ（誤りラッチの出力）の波形も
第４図に示す。
ば１０００のノードの誤りの（０，０）状態を同時にＯ
Ｒ演算を行うための遅れは、現在利用できる０ＭＯ８技
術によれば１０＋１秒未満である。局所誤り信号、大域
誤り信号、およびＥＲＲ（誤りラッチの出力）の波形も
第４図に示す。
多数の樹の中で誤りを検出するには、ＣクロックがＬに
なったときに１．０または０．１状態を検出する階層組
織を考案しなければならない。これは第３図に示す回路
により達成される。この回路はさらに（局所）誤り信号
ライン２４に接続され、装置５６および５８を含む他の
インバータ回路にライン８０および８２を通じて接続さ
れる誤り信号（大域）を発生させる分布したプリチャー
ジＯＲ回路５４−１ （たとえば１０個のうち１個だけ
を示す）に接続されるインバータ回路を含む。
なったときに１．０または０．１状態を検出する階層組
織を考案しなければならない。これは第３図に示す回路
により達成される。この回路はさらに（局所）誤り信号
ライン２４に接続され、装置５６および５８を含む他の
インバータ回路にライン８０および８２を通じて接続さ
れる誤り信号（大域）を発生させる分布したプリチャー
ジＯＲ回路５４−１ （たとえば１０個のうち１個だけ
を示す）に接続されるインバータ回路を含む。
装置６ｏは装置６２．６４．６６および６８からなる多
入力ラッチの１つの脚である。
入力ラッチの１つの脚である。
対応する１０本の出力誤りライン２４を有し、そのうち
１つはＬの誤り状態を有することのある複数（たとえば
１０）の誤り検出回路は、１つのインバータ（装［５０
および５２）および１つの分布したプリチャージＯＲ回
路５４を通じて互に結合している。
１つはＬの誤り状態を有することのある複数（たとえば
１０）の誤り検出回路は、１つのインバータ（装［５０
および５２）および１つの分布したプリチャージＯＲ回
路５４を通じて互に結合している。
同様の複数（たとえば１０）のプリチャージＯＲ回路５
４（それぞれが付随する１０の誤り検出回路を有する）
は、１つのインバータ回路（装置５６および５８）と、
ラッチ回路（６０，６２，６４，６６および６８）に接
続されている。
４（それぞれが付随する１０の誤り検出回路を有する）
は、１つのインバータ回路（装置５６および５８）と、
ラッチ回路（６０，６２，６４，６６および６８）に接
続されている。
階層の第１のレベルは第３図に示すとおりで、複数の誤
り検出回路が、（局所）誤りライン２４がインバータ（
５０および５２）を駆動するように互に結合している。
り検出回路が、（局所）誤りライン２４がインバータ（
５０および５２）を駆動するように互に結合している。
このインバータは、ソースが接地され、ドレインがライ
ン７８に接続された分布プリチャージＯＲ回路５４を駆
動する。複数（たとえば１０）のこのようなドレイン・
ライン７８は、ＤＣＶＳ樹の２列をカバーする（大域）
誤りライン８０および８２に接続されている。
ン７８に接続された分布プリチャージＯＲ回路５４を駆
動する。複数（たとえば１０）のこのようなドレイン・
ライン７８は、ＤＣＶＳ樹の２列をカバーする（大域）
誤りライン８０および８２に接続されている。
（大域）誤り信号は、装置５６および５８により再び逆
転される。その結果生じる信号は、第３図に示すように
、ソースが接地され、ドレインが多入力ラッチ（６２，
６４，６６および６８）のボートである装置６０のゲー
トを駆動する。Ｃクロックはこのラッチのゲート・クロ
ックである（ＯＲ演算のため演算に遅れがあるが）と考
えられる。
転される。その結果生じる信号は、第３図に示すように
、ソースが接地され、ドレインが多入力ラッチ（６２，
６４，６６および６８）のボートである装置６０のゲー
トを駆動する。Ｃクロックはこのラッチのゲート・クロ
ックである（ＯＲ演算のため演算に遅れがあるが）と考
えられる。
Ｃクロックが落ちるのと、システムのＢクロックが落ち
るのとの間の遅れが、ＡＮＤ階層を通じての遅れより大
きい場合は、誤りの情報は結果が伝播すると同時にＢク
ロックへ伝播し、すぐれたＥＤＦＩ （誤り検出、フ
ィールド検査）を行える。
るのとの間の遅れが、ＡＮＤ階層を通じての遅れより大
きい場合は、誤りの情報は結果が伝播すると同時にＢク
ロックへ伝播し、すぐれたＥＤＦＩ （誤り検出、フ
ィールド検査）を行える。
このラッチはまた、装置８４を通じて値をクリアするリ
セット・ラインを有する。このリセット・ラインがＬに
ならない限り、ラッチは誤りの状態を保持する。したが
って、ラッチが前にリセットされた後のサイクルの間に
、Ｃクロックが落ちたとき、ＤＣＶＳ樹が誤りの状態に
あれば、このラッチはＬの値になり、テスト結果と単一
ビットとのデータの比較ができる。これは疑似乱数技術
とともに高速テストを可能にし、しかも観察可能性が非
常に増大する。
セット・ラインを有する。このリセット・ラインがＬに
ならない限り、ラッチは誤りの状態を保持する。したが
って、ラッチが前にリセットされた後のサイクルの間に
、Ｃクロックが落ちたとき、ＤＣＶＳ樹が誤りの状態に
あれば、このラッチはＬの値になり、テスト結果と単一
ビットとのデータの比較ができる。これは疑似乱数技術
とともに高速テストを可能にし、しかも観察可能性が非
常に増大する。
上記第３図の回路により、いかなるＤＣＶＳマクロでも
３つのレベルで誤りの検出ができる。複数サイクルの出
力が単一ビットに圧縮されるため、この回路は低コスト
の当初のチップのテストに顕著な適用性を有する。さら
に、結果は次のサイクルが始まる前に現れるので、リア
ル・タイムの誤り検出が実現する。最後に、冗長検査へ
の利用（すなわち有効状態にある冗長マクロからの出力
の選択）の可能性が顕著である。
３つのレベルで誤りの検出ができる。複数サイクルの出
力が単一ビットに圧縮されるため、この回路は低コスト
の当初のチップのテストに顕著な適用性を有する。さら
に、結果は次のサイクルが始まる前に現れるので、リア
ル・タイムの誤り検出が実現する。最後に、冗長検査へ
の利用（すなわち有効状態にある冗長マクロからの出力
の選択）の可能性が顕著である。
第３図の回路は基本のイメージ環境中の面積を１０ない
し２０％増やすだけで、コスト効率が良＜、ＩＪＨＩ可
能性が高く、実用的で高速の、クロックを用いたＤＣＶ
Ｓ回路群の自己テスト機能が得られる。
し２０％増やすだけで、コスト効率が良＜、ＩＪＨＩ可
能性が高く、実用的で高速の、クロックを用いたＤＣＶ
Ｓ回路群の自己テスト機能が得られる。
本発明のテスタ・テスタ回路の基本原理は、マクロ中の
各テスト回路を個々にアドレスし、（大域）誤りライン
７８が（１，１）または（０，０）状態に落ちるかどう
かをテストすることである。
各テスト回路を個々にアドレスし、（大域）誤りライン
７８が（１，１）または（０，０）状態に落ちるかどう
かをテストすることである。
この概念を実現する回路の１実施例を第５図に示す。テ
スト・データ入力ライン（ＴＥ）は、どの不法な値がテ
スタへの入力として使用されるかを判定するのに用いら
れる。これらの値は、ゲートがアドレス信号であるパス
装置９０．９２によりゲートされる。結果として生じた
信号は、テスト・クロックによりゲートされるパス装置
９４．９６を通じて送られる。装置９４．９６の出力は
、第３図のテスタのライン３６および３８に送られる。
スト・データ入力ライン（ＴＥ）は、どの不法な値がテ
スタへの入力として使用されるかを判定するのに用いら
れる。これらの値は、ゲートがアドレス信号であるパス
装置９０．９２によりゲートされる。結果として生じた
信号は、テスト・クロックによりゲートされるパス装置
９４．９６を通じて送られる。装置９４．９６の出力は
、第３図のテスタのライン３６および３８に送られる。
このテスト回路は下記のように操作される。システム・
メモリ中の単一のアドレス・ラインは付随するテスト回
路をテストするために上昇される。
メモリ中の単一のアドレス・ラインは付随するテスト回
路をテストするために上昇される。
ＴＥ （誤り状態テスト）ラインは適切にテスト・モー
ド（すなわち（１，１）または（０，０）のいずれかに
するため）に設定される。また、Ｔ（テスト）クロック
が活性化さね、（１，１）または（０，０）の状態が、
Ｃクロック信号（ノード７２）が落ちた瞬間に、（リー
ド３６．３８を通じて）テスタに入ることができる。次
に、誤りライン７８は、正常動作の１段階によ゛リプリ
チャージされる。Ｃクロックが落ちるとテスタ機構が活
性化され、ＱおよびＱ出力からのテスト入力を減結合し
、テスト・データを優勢にし、誤りラインをＬにする。
ド（すなわち（１，１）または（０，０）のいずれかに
するため）に設定される。また、Ｔ（テスト）クロック
が活性化さね、（１，１）または（０，０）の状態が、
Ｃクロック信号（ノード７２）が落ちた瞬間に、（リー
ド３６．３８を通じて）テスタに入ることができる。次
に、誤りライン７８は、正常動作の１段階によ゛リプリ
チャージされる。Ｃクロックが落ちるとテスタ機構が活
性化され、ＱおよびＱ出力からのテスト入力を減結合し
、テスト・データを優勢にし、誤りラインをＬにする。
テストされるテスタの汎用性と配線コストにもよるが、
第５図のテスタ回路のアドレスを、少くとも２つの方法
で発生させることができる。
第５図のテスタ回路のアドレスを、少くとも２つの方法
で発生させることができる。
第１に、テストすべきテスタ回路をラッチのみへの入力
に付随させ１次に第６図に示すラッチに付随するＬＳＳ
Ｄチェインを用いてアドレスを発生させる。すべて“０
”の値のベクトルと、１つの１１１”の値をこのＬＳＳ
Ｄチェインにロードさせ、単一の１′１”の位置は１つ
のテスタを使用可能にするのに使用することができる。
に付随させ１次に第６図に示すラッチに付随するＬＳＳ
Ｄチェインを用いてアドレスを発生させる。すべて“０
”の値のベクトルと、１つの１１１”の値をこのＬＳＳ
Ｄチェインにロードさせ、単一の１′１”の位置は１つ
のテスタを使用可能にするのに使用することができる。
このラッチのクロッキングはＡ、Ｂ、Ａ、Ｂ・・・・・
・Ａ、Ｂ （テスト順序のロード）Ｃ（誤りラインのプ
リンチャージ）Ｔ（テスタへのＴＥ値のロード）Ｃの低
下（テスタの活性化）Ａ（テスト・ベクトルの移動）で
ある。このクロッキングは、Ｌ１ラッチにデータを受信
させ、一方Ｌ２ラッチにテスタ・テスタ・パターンを保
持させる。さらに、テスタ・テスタの速度を確認するこ
とができる。このように、テスタ・アドレス・パターン
は、Ｌ２データ（アドレス・パターン）をチェイン中の
次のＬｌに移動させるために用いることにより保持され
る。
・Ａ、Ｂ （テスト順序のロード）Ｃ（誤りラインのプ
リンチャージ）Ｔ（テスタへのＴＥ値のロード）Ｃの低
下（テスタの活性化）Ａ（テスト・ベクトルの移動）で
ある。このクロッキングは、Ｌ１ラッチにデータを受信
させ、一方Ｌ２ラッチにテスタ・テスタ・パターンを保
持させる。さらに、テスタ・テスタの速度を確認するこ
とができる。このように、テスタ・アドレス・パターン
は、Ｌ２データ（アドレス・パターン）をチェイン中の
次のＬｌに移動させるために用いることにより保持され
る。
第２に、テストすべきテスタが本質的にさらに一般的な
ものである場合は、テストされ、Ａクロックによりゲー
トされるエレメントの数だけのラッチを有するラッチ・
チェインを、必要な位置に′１′″を発生させるために
使用することができる。
ものである場合は、テストされ、Ａクロックによりゲー
トされるエレメントの数だけのラッチを有するラッチ・
チェインを、必要な位置に′１′″を発生させるために
使用することができる。
走査方式により、最終値を走査することによって。
ラッチがテストできることに注目されたい。さらに、２
つの情報、テスト・クロック・アドレスのチェインおよ
び誤りラインを各テスタ間に接続しなければならず、テ
スタのテスト時間はマクロ中のテスタの数に比例するこ
とに注目されたい。これは、各テスタは個々にテストし
なければならないためである。このように、各テスタは
クロックおよびアドレス・ユニット間の１本のデーダラ
インのみにより個々にアドレスされる。さらに、ユニッ
ト中の情報は、走査径路の出力を読み取ることにより確
認するこができる。
つの情報、テスト・クロック・アドレスのチェインおよ
び誤りラインを各テスタ間に接続しなければならず、テ
スタのテスト時間はマクロ中のテスタの数に比例するこ
とに注目されたい。これは、各テスタは個々にテストし
なければならないためである。このように、各テスタは
クロックおよびアドレス・ユニット間の１本のデーダラ
インのみにより個々にアドレスされる。さらに、ユニッ
ト中の情報は、走査径路の出力を読み取ることにより確
認するこができる。
テスト回路は、その回路に信頼性がある場合にのみ価値
がある。すなわち、前述のように故障したトランジスタ
またはノードが検出可能である。
がある。すなわち、前述のように故障したトランジスタ
またはノードが検出可能である。
テスト可能なりＣＶＳ自己テスタ中の各トランジスタは
、定常的に非導通状態か、定常的に導通状態か（固定開
または閉）をテストすることができる。次の説明で、ト
ランジスタの故障を分類して。
、定常的に非導通状態か、定常的に導通状態か（固定開
または閉）をテストすることができる。次の説明で、ト
ランジスタの故障を分類して。
それぞれのテストの順序について述べる。
第１に、ＤＣＶＳバッファと、対応する出力の間のＣク
ロックによりゲートされたパス装置をテストしなければ
ならない。１つが閉に固定されている場合は、閉の装置
はテスト時にＬの値を伝送するので、反対の信号を“０
″に設定することによりこの故障が検出される。これは
、ＬであるＣクロックと、ＱおよびＱのプリチャージと
の重複が、誤りラッチを活性させるのに十分なほど長い
ことを仮定している。１つが開に固定されている場合は
、ＩＩ Ｉ ＩＩをロードするためにテスタ・テスタを
使用し、テスト・テスタのクロックをオフにし、固定開
の位置にＩＩ ＯＩＩを有するパターンを形成すること
により、（１，１）パターンを発生させ、誤りラインを
活性化させる。
ロックによりゲートされたパス装置をテストしなければ
ならない。１つが閉に固定されている場合は、閉の装置
はテスト時にＬの値を伝送するので、反対の信号を“０
″に設定することによりこの故障が検出される。これは
、ＬであるＣクロックと、ＱおよびＱのプリチャージと
の重複が、誤りラッチを活性させるのに十分なほど長い
ことを仮定している。１つが開に固定されている場合は
、ＩＩ Ｉ ＩＩをロードするためにテスタ・テスタを
使用し、テスト・テスタのクロックをオフにし、固定開
の位置にＩＩ ＯＩＩを有するパターンを形成すること
により、（１，１）パターンを発生させ、誤りラインを
活性化させる。
第２に、テスト・テスタと、ＤＣＶＳテスタの入力との
間のＴクロックによりゲートされるパス装置９４．９６
をテストしなければならない。１つが閉に固定されてい
る場合は、対応する回路へのアドレス・ラインを設定し
、ラッチへの入力に両方の入力の組合せを与えることに
より、この故障が検出される。閉に固定されたトランジ
スタは、テスタからテスト・データ・ラインへの径路の
１つがＱ出力に関係なくテスタ上の値を変えるため。
間のＴクロックによりゲートされるパス装置９４．９６
をテストしなければならない。１つが閉に固定されてい
る場合は、対応する回路へのアドレス・ラインを設定し
、ラッチへの入力に両方の入力の組合せを与えることに
より、この故障が検出される。閉に固定されたトランジ
スタは、テスタからテスト・データ・ラインへの径路の
１つがＱ出力に関係なくテスタ上の値を変えるため。
Ｔクロックなしに誤りラインを低下させる。したかって
、（１，０）出力はテスタで（１，１）となる・１つが
開に固定されている場合は、アドレス・ラインを設定し
、ＴＥラインを（１，１）または（０，０）に変更させ
、入力組合わせ（１゜０）および（０，１）の両方を、
テスト・クロックに接続されたラッチの入力にすること
により、開のトランジスタを検出することができる。こ
れは、２つのテストのうちの１つが合法的なテスタへの
入力を発生するためである。
、（１，０）出力はテスタで（１，１）となる・１つが
開に固定されている場合は、アドレス・ラインを設定し
、ＴＥラインを（１，１）または（０，０）に変更させ
、入力組合わせ（１゜０）および（０，１）の両方を、
テスト・クロックに接続されたラッチの入力にすること
により、開のトランジスタを検出することができる。こ
れは、２つのテストのうちの１つが合法的なテスタへの
入力を発生するためである。
最後に、アドレスによりゲートされるパス装置をテスト
シなければならない。１つが閉に固定されている場合は
、ＴＥラインが不法な状態に設定されていれば、アドレ
ス・ラインをすべてオフにセットし、テスト・クロック
を作動させることにより誤りのラインを低下させる。１
つが開に固定されている場合は、対応するアドレス・ラ
インをオンに設定し、テスト・クロックを作動させるこ
とにより、誤りのラインを低下させない。
シなければならない。１つが閉に固定されている場合は
、ＴＥラインが不法な状態に設定されていれば、アドレ
ス・ラインをすべてオフにセットし、テスト・クロック
を作動させることにより誤りのラインを低下させる。１
つが開に固定されている場合は、対応するアドレス・ラ
インをオンに設定し、テスト・クロックを作動させるこ
とにより、誤りのラインを低下させない。
テスト・テスト装置のテストは、テスト回路のブーリア
ン式と周知の技法を用いた自動テスト発生プログラムを
使用することにより自動的に発生させることができる。
ン式と周知の技法を用いた自動テスト発生プログラムを
使用することにより自動的に発生させることができる。
改良されたコスト効率の良いＤＣＶＳの自己テスト機構
について述べたが、Ｃクロックを自然タイミング機構と
して用いた回路は、信号の″相補対″が共に２つの直列
のｎＭＯ３装置を導通させるのに十分なほど高く、また
はいずれもが、２つの並列のｎＭＯ３装置を導通させる
ほど高くない場合、誤りの信号を発生する。
について述べたが、Ｃクロックを自然タイミング機構と
して用いた回路は、信号の″相補対″が共に２つの直列
のｎＭＯ３装置を導通させるのに十分なほど高く、また
はいずれもが、２つの並列のｎＭＯ３装置を導通させる
ほど高くない場合、誤りの信号を発生する。
さらに、テスト回路をテストするための回路と技法が提
供される。ＬＳＳＤチェイン、または独立した走査リン
グおよびテスタ１台当たり少数の装置のいずれかを使用
することにより、各テスタの機能性が確認される。さら
に、テスト・テスト回路の機能性を確認するテスト順序
について述べた。チェックおよびテスト用回路は、第７
図に示すようなチップ上の単一装置上に効率良くコンパ
クトに製作することができる。
供される。ＬＳＳＤチェイン、または独立した走査リン
グおよびテスタ１台当たり少数の装置のいずれかを使用
することにより、各テスタの機能性が確認される。さら
に、テスト・テスト回路の機能性を確認するテスト順序
について述べた。チェックおよびテスト用回路は、第７
図に示すようなチップ上の単一装置上に効率良くコンパ
クトに製作することができる。
Ｆ１発明の効果
以上のように、この発明によれば、差動出力をテス１〜
し、データ速度をサンプリングし、さらにテスト回路を
テストするための、差動カスコード電圧スイッチの改良
されたオン・ライン、オン・チップのチェックおよびテ
スト回路を与えるという効果が得られる。
し、データ速度をサンプリングし、さらにテスト回路を
テストするための、差動カスコード電圧スイッチの改良
されたオン・ライン、オン・チップのチェックおよびテ
スト回路を与えるという効果が得られる。
第１図は、本発明の説明に用いられる差動カスコード電
圧スイッチＸＯＲ回路の略図、第２図は、従来技術によ
るテスト回路の略図、第３図は、本発明の原理により改
良されたチェックおよびテスト回路の１実施例の概略ブ
ロック図、第４図は。 第３図のチェックおよびテスト回路の動作を説明するた
めのタイミング図、第５図は、テスト回路をテストする
ための回路の略図、第６図は、テスト・アドレスを発生
するテスト・ラッチに付随するＬＳＳＤチェインを説明
するブロック、第７図は、テスト・テス；−装置のテス
ト回路のオン・チップ配置の１実施例の略図である。 ０ １Ｇ テスト千スト装置 第５図
圧スイッチＸＯＲ回路の略図、第２図は、従来技術によ
るテスト回路の略図、第３図は、本発明の原理により改
良されたチェックおよびテスト回路の１実施例の概略ブ
ロック図、第４図は。 第３図のチェックおよびテスト回路の動作を説明するた
めのタイミング図、第５図は、テスト回路をテストする
ための回路の略図、第６図は、テスト・アドレスを発生
するテスト・ラッチに付随するＬＳＳＤチェインを説明
するブロック、第７図は、テスト・テス；−装置のテス
ト回路のオン・チップ配置の１実施例の略図である。 ０ １Ｇ テスト千スト装置 第５図
Claims (3)
- （１）差動カスコード電圧スイッチからのＱおよび＠Ｑ
＠信号を有するＱおよび＠Ｑ＠スイッチ・ラインの対上
の無効信号状態に対応して、誤りライン上に誤り信号を
発生させる前記スイッチのテスト回路において、 （ａ）テストされる前記スイッチからのＣクロック信号
に呼応するＣクロック入力信号リードと、 （ｂ）テストされる前記スイッチからの前記のＱおよび
＠Ｑ＠ライン、および前記のＣクロック入力信号リード
にそれぞれ接続された第１および第２の減結合パス・ト
ランジスタ装置と、 （ｃ）前記第１および第２のパス・トランジスタ装置の
出力にそれぞれ接続された第１および第２のＮＯＲ回路
装置と、前記Ｃクロック信号リードに接続された第３の
ＮＯＲ回路装置を含み、前記第１および第２のパス・ト
ランジスタ装置からの前記ＱおよびＱ信号が所定の信号
レベルにある時を検出し、前記Ｑおよび＠Ｑ＠信号と前
記のＣクロック信号が所定の信号レベルにある時に第１
レベルの誤り信号を発生する機能を有するＮＯＲ回路と
、 （ｄ）前記ＮＯＲ回路に接続された誤り信号出力リード
を含む、 第一の誤り信号を発生させる第１の誤り検出手段を有す
る差動カスコード電圧スイッチ用テスト回路。 - （２）前記Ｑおよび＠Ｑ＠ライン対上の前記無効信号状
態が、両ラインが高電位（１、１）または両ラインが低
電圧（０、０）であることにより明示され、前記テスト
回路のための第１の誤り検出手段が、前記Ｑおよび＠Ｑ
＠ラインが共に高電位で、前記Ｃクロック信号が前記の
所定の信号レベルにある時、急速に前記（局所）誤り信
号出力リードを放電させるために、前記（局所）誤り信
号出力カードに接続された１対の高速装置を含むことを
特徴とする特許請求の範囲第１項記載のテスト回路。 - （３）前記第１の誤り検出手段がさらに、前記Ｑおよび
＠Ｑ＠ラインが共に低電位で、前記Ｃクロック信号が前
記所定の信号レベルにあたる時、前記（局所）誤り信号
出力リードを放電させるため、前記（局所）誤り信号出
力リードと、前記ＮＯＲ回路とに接続された放電回路を
含み、 前記（局所）誤り信号出力リードの放電は、前記Ｑおよ
び＠Ｑ＠スイッチ・ライン上の前記無効の（１、１また
は０、０）信号状態を示す前記（局所）誤り信号である
ことを特徴とする特許請求範囲第２項、記載のテスト回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US759804 | 1985-07-29 | ||
| US06/759,804 US4656417A (en) | 1985-07-29 | 1985-07-29 | Test circuit for differential cascode voltage switch |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6228679A true JPS6228679A (ja) | 1987-02-06 |
Family
ID=25057017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149841A Pending JPS6228679A (ja) | 1985-07-29 | 1986-06-27 | 差動カスコ−ド電圧スイツチ用テスト回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4656417A (ja) |
| EP (1) | EP0218794B1 (ja) |
| JP (1) | JPS6228679A (ja) |
| CA (1) | CA1229384A (ja) |
| DE (1) | DE3674981D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112098762A (zh) * | 2020-09-22 | 2020-12-18 | 陕西千山航空电子有限责任公司 | 一种离散开关量采集和检测电路 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4967151A (en) * | 1988-08-17 | 1990-10-30 | International Business Machines Corporation | Method and apparatus for detecting faults in differential current switching logic circuits |
| US4935646A (en) * | 1989-02-22 | 1990-06-19 | International Business Machines Corporation | Fully static CMOS cascode voltage switch logic systems |
| US5299136A (en) * | 1991-06-05 | 1994-03-29 | International Business Machines Corp. | Fully testable DCVS circuits with single-track global wiring |
| US5448164A (en) * | 1992-12-24 | 1995-09-05 | Delco Electronics Corp. | Electrical test apparatus and method of checking the apparatus |
| US5389836A (en) * | 1993-06-04 | 1995-02-14 | International Business Machines Corporation | Branch isolation circuit for cascode voltage switch logic |
| US5910730A (en) * | 1996-12-13 | 1999-06-08 | International Business Machines Corporation | Digital circuit noise margin improvement |
| US5995010A (en) * | 1997-01-02 | 1999-11-30 | Texas Instruments Incorporated | Output buffer providing testability |
| US6104213A (en) * | 1998-03-02 | 2000-08-15 | International Business Machines Corporation | Domino logic circuit having a clocked precharge |
| US6097207A (en) * | 1998-08-21 | 2000-08-01 | International Business Machines Corporation | Robust domino circuit design for high stress conditions |
| US6181155B1 (en) | 1999-04-28 | 2001-01-30 | International Business Machines Corporation | Method and apparatus for testing dynamic logic using an improved reset pulse |
| US7504846B2 (en) * | 2002-04-02 | 2009-03-17 | Nxp B.V. | Testable cascode circuit and method for testing the same using a group of switching elements |
| CN109522640B (zh) * | 2018-11-14 | 2020-11-27 | 北京航空航天大学 | 基于电流再分配的电路系统级联失效传播路径确定方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4183460A (en) * | 1977-12-23 | 1980-01-15 | Burroughs Corporation | In-situ test and diagnostic circuitry and method for CML chips |
| DE2905271A1 (de) * | 1979-02-12 | 1980-08-21 | Philips Patentverwaltung | Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren |
| JPS57107637A (en) * | 1980-12-25 | 1982-07-05 | Fujitsu Ltd | Ecl integrated circuit |
-
1985
- 1985-07-29 US US06/759,804 patent/US4656417A/en not_active Expired - Fee Related
-
1986
- 1986-05-07 CA CA000508658A patent/CA1229384A/en not_active Expired
- 1986-06-21 EP EP86108504A patent/EP0218794B1/en not_active Expired
- 1986-06-21 DE DE8686108504T patent/DE3674981D1/de not_active Expired - Fee Related
- 1986-06-27 JP JP61149841A patent/JPS6228679A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112098762A (zh) * | 2020-09-22 | 2020-12-18 | 陕西千山航空电子有限责任公司 | 一种离散开关量采集和检测电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0218794B1 (en) | 1990-10-17 |
| DE3674981D1 (de) | 1990-11-22 |
| EP0218794A1 (en) | 1987-04-22 |
| US4656417A (en) | 1987-04-07 |
| CA1229384A (en) | 1987-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4937826A (en) | Method and apparatus for sensing defects in integrated circuit elements | |
| Acken | Testing for bridging faults (shorts) in CMOS circuits | |
| US4800564A (en) | High performance clock system error detection and fault isolation | |
| Singh | Cell aware and stuck-open tests | |
| US4698830A (en) | Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit | |
| JPS6228679A (ja) | 差動カスコ−ド電圧スイツチ用テスト回路 | |
| JPH08502365A (ja) | ロバスト遅延故障組込み自己検査方法および装置 | |
| US4625310A (en) | Universally testable logic elements and method for structural testing of logic circuits formed of such logic elements | |
| Bose et al. | A fault simulator for MOS LSI circuits | |
| US7332938B2 (en) | Domino logic testing systems and methods | |
| Favalli et al. | Sensing circuit for on-line detection of delay faults | |
| Han et al. | Hazard initialized LOC tests for TDF undetectable CMOS open defects | |
| US4727313A (en) | Fault simulation for differential cascode voltage switches | |
| US5381418A (en) | Testable latch self checker | |
| CA1231758A (en) | Random logic error detecting system for differential logic networks | |
| Rahaman et al. | Easily testable realization of GRM and ESOP networks for detecting stuck-at and bridging faults | |
| US5130575A (en) | Testable latch self checker | |
| US6269461B1 (en) | Testing method for dynamic logic keeper device | |
| Gössel et al. | Code disjoint self-parity combinational circuits for self-testing, concurrent fault detection and parity scan design | |
| MIURA et al. | Testable Design for Stuck-Open Faults with the Robustness | |
| Lee et al. | Testable CMOS design for robust and logical testability of stuck-open/stuck-on faults | |
| Adams et al. | Quad DCVS dynamic logic fault modeling and testing | |
| Cheema et al. | A new technique for totally self-checking CMOS circuit design for stuck-on and stuck-off faults | |
| Moghaddam et al. | An on-line BIST technique for stuck-open fault detection in CMOS circuits | |
| Tong et al. | Testing of zipper CMOS logic circuits |