JPH08502365A - ロバスト遅延故障組込み自己検査方法および装置 - Google Patents

Abstract

(57)【要約】 本発明は組込み自己検査により集積回路（ＩＣ）（２２）のロバスト遅延故障を試験する方法および装置に関する。ＩＣ（２２）のハザードノード（２８）を決定する。切断点（２３）が回路（２２）のハザードノード（２８）に含まれるようにＩＣ（２２）のトポロジーを修正する。切断点（２３）への入力（２４）を観測点（３０）にそらす。第１出力ＭＩＳＲ（２５）はＩＣ（２２）の出力のためシグネチャを提供する。観測点の切断点多入カシグネチャレジスタ（ＭＩＳＲ）（３０）は第１シグネチャを生成する。試験中はハザードのない入力パターンをＩＣ（２２）に加え、生成された第１と第２のシグネチャを既知の正しいシグネチャと比較する。

Description

【発明の詳細な説明】 名称：ロバスト遅延故障組込み自己検査方法および装置 発明の背景 １．発明の利用分野 本発明は、ハードウェアシステムにおける遅延故障の組込み自己検査の方法お よび装置に関する。本発明は、グラント・エムアイピー（Grant MIP）９０５８ ５３６を受けて政府の援助でなされたものであり、ナショナル・サイエンス・フ アウンデーション（National Science Foundation）によって賞が与えられた。 政府はこの発明に一定の権利を持っている。 ２．関連技術の説明 集積回路にはアースされた点や正電源に接続された点などの永久故障がありう る。これらの永久故障はしばしば「スタック・アット（stuck-at）」故障と呼ば れる。スタック・アット故障を検査するために今まで多くの装置が説明されてき た。しかし、たとえ集積回路にスタック・アット故障がなくても使用に供された ときになお正確に働かないことがある。 論理回路には連続する「クロック」期間中に正確に動作することが要求される 。「遅延故障」は回路の応答に設計要求で明示されたよりも多くの時間が必要と なる場合に起こる。遅延故障試験を用いて回路が要求クロック速度を満たすかど うかをチェックすることができる。 ふつう、スタック・アット故障や遅延故障の試験は回路の組立て直後に自動試 験装置で行うことができる。遅延故障に対する回路の外部試験には回路の各経路 をチェックするのに大きな回路であるほど余計に時間がかかる。大きな回路には 試験中の回路の出力を正しい時点で計時するためにより高速の試験装置が必要と される。典型的には、自動試験装置は２００ｍＨｚまでの遅延しか検査できない 。加えて、２００ｍＨｚまでの周波数の遅延故障用の自動試験装置は高価であり 、たとえば、典型的には７５０，０００ドルと１００万ドルの間の費用がかかる 。 遅延故障試験の一方法が米国特許第５，０５６，０９４号に記載されている。 この特許には駆動装置と集積回路（ＩＣ）の受端装置の間の伝搬遅延を試験する 装置が記載されている。試験セルはＩＣのアプリケーション・ロジックによって データフローを制御するためＩＣの境界に配置される。試験セルによって入力デ ータの観測と出力データの制御を同時に行うことができる。サンプリングされた 入力は受端装置に伝えられた信号が１番目と２番目のクロック端の間の時間期間 以内であるかどうかを決定するため既知の値と比較される。 自動試験装置を使わずに試験を行うための従来の一アプローチは、自己試験の ため回路をＩＣチップの上に追加するというものである。組込み自己検査（Buil t-In Self-Testing）（ＢＩＳＴ）のアプローチによって回路が自分で試 験を行うことが可能になる。米国特許第５，１３８，６１９号は集積回路メモリ のオン・チップ試験用の組込み自己検査回路に関する。アドレスの疑似ランダム パターン発生器（ＰＲＰＧ）は試験アドレスをメモリに選択的に供給し、データ ＰＲＰＧは試験データをメモリに選択的に供給する。並列シグネチャ分析器（Ｐ ＳＡ ＰＲＰＧ）は選択的に通常モードではデータをメモリに供給し試験モード ではシグネチャを決定する。デコーダはＰＳＡ ＰＲＰＧによって決定されたシ グネチャを既知の正しいシグネチャと比較し、メモリの合格または不合格を示す フラグを立てる。この試験方法はスタック・アット故障を決定するのに用いられ る。米国特許第４，８０１，８７０号には複合集積回路デバイスを試験する方法 が記載されている。試験プロトコルの事前シミュレーションによってデバイスに 対する正しいシグネチャを決定する。疑似ランダムパターン発生器は入力テスト パターンを被試験デバイスに供給する。デバイスの出力応答は試験シグネチャを 得るために結合される。その後、試験シグネチャを正しいシグネチャと比較する 。この特許の方法にはスタック故障試験にしか使用できないという欠点がある。 米国特許第４，６７２，３０７号には遅延試験によって組合せ論理回路の故障 を検査する試験システムが記載されている。組合せ論理回路には試験入力回路が 接続されている。試験入力回路には少なくとも組合せ論理回路と同数の 入力がある。試験入力回路は組合せ論理回路の起こりうるすべての一連の単一遷 移を与える。これは連続する数の間には１ビットの遷移しかない２進数の組であ る。たとえば、２つの数字のグレイコードは次のようになる。００，０１，１１ ，１０。組合せ論理回路からの出力の妥当性は所定時間の間に正しいかどうかチ ェックされる。グレイコード発生器には最上位ビットがシーケンス全体に対して １回しか変わらないという不利益がある。加えて、グレイコード発生器において は１次入力の数が多い回路の場合にサイクル長が長くなってしまう。 その他一般に関連ありうるものとして、米国特許第５，０９５，４８３号と第 ５，０５１，９９６号がシグネチャの比較に向けられ、第４，６３５，２６１号 と４，８９３，０７２号が集積回路の試験装置に向けられている。 試験中における回路の過度の遅延は、しばしば、回路の組立て時の不規則変動 に起因するデバイスパラメータの変化による。遅延特性の変化は回路内のいくつ かのデバイスまたは経路において見出しうる。したがって、経路の遅延故障は試 験された経路においてではなくデバイスに起因することがある。非ロバスト遅延 試験は、一定の遅延故障場所を通る経路のみが過度の経路遅延の原因となりえそ れ以外の経路はすべて遅延故障がないとの仮定の下で故障検出を行う試験である 。もし一定の遅延故障場所を通る経路以外の経路で遅延が起これば非ロバスト遅 延試験は無効とさ れる。上記の特許は非ロバスト試験に関する。 ロバスト遅延試験は、遅延が可変的または存在しない場合に、被試験経路の過 剰な経路遅延を回路内の他の経路遅延から独立して検査するのに用いられる。回 路のロバスト遅延故障組込み自己検査の方法と装置を提供するということは望ま しいことである。 発明の概要 簡単に説明すれば、本発明は回路のトポロジーを変えることによって集積回路 （ＩＣ）のロバスト遅延故障試験を行う方法および装置からなる。ＩＣ回路にっ いてハザードノードを決定する。ハザードノードは出力が瞬間的に正しい出力か ら短時間で切り替わるゲートと定義される。ハザードノードへの入力を観測点へ そらすため切断点を回路に挿入する。第１の実施例では、試験中一連の入力パタ ーンをＩＣに加える。ＩＣの出力応答は第１シグネチャを提供するため多入力シ グネチャレジスタ（ＭＩＳＲ）で処理される。観測点におけるＩＣの出力応答は 第２シグネチャを提供するため切断点ＭＩＳＲで処理される。第１と第２のシグ ネチャは既知の正しいシグネチャと比較される。適正な試験であることを保証す るため、位相オフセット遅延をハザードノードからのファンアウトのドライバに 加え、切断点ＭＩＳＲ用のクロックをシステムクロックから位相オフセットさせ る。 第２の実施例では、排他的ＯＲゲートを切断点に用いる。 排他的ＯＲゲートは試験中ハザードノードをなくすためそれぞれ反対の遷移を有 する入力を除去する。また、両方の実施例ではＩＣ内のＸＯＲ等価ゲートを決定 し、固有ハザートを除去するためそれらを修正する。 ＩＣに余分なハードウェアを追加しないようにするため切断点はＩＣの共通ノ ードに最適に挿入する。好ましくは、ハザートのない入力パターンを生成するた め修正ジョンソンカウンタを用いる。 本発明は次の図面を参照することによりさらに理解されよう。 図面の簡単な説明 図１は、本発明の原理に係るロバスト遅延故障試験方法の流れ図である。 図２は、本発明の原理に係るロバスト遅延故障試験システムの概略図である。 図３は、再集中ファンアウト回路の概略図である。 図４は、１つの共通ノードを備えた再集中ファンアウト回路の概略図である。 図５は、２つの共通ノードを備えた再集中ファンアウト回路の概略図である。 図６は、切断点回路のブロック図である。 図７は、制御信号が加えられた切断点回路の概略図である。 図８Ａは、切断点回路のＮＭＯＳ実装の概略図である。 図８Ｂは、切断点回路のＣＭＯＳ実装の概略図である。 図９は、ＸＯＲゲートのＮＡＮＤ実現の概略図である。 図１０は、ＣＭＯＳスイッチを含んだ図９に示すようなハードウェア修正ＸＯ Ｒゲートの概略図である。 図１１は、試験中回路にＴＥＳＴ信号が加えれた場合における図１０に相当す る概略図である。 図１２は、修正ジョンソンカウンタを提供する入力発生器の概略図である。 図１３は、クロックを含んだ図２に示すロバスト遅延故障試験システムの概略 図である。 図１４は、ハザートのない入力パターンを回路に加えたにもかかわらずなおど のようにして応答にハザートが生じるかを示す回路の概略図である。同図にはシ ミュレーション誘導アプローチを用いてハザードノードを追跡することが示され ている。 図１５は、再集中ファンアウト回路を追跡するためのグラフアルゴリズムの概 略図である。 図１６は、再集中ファンアウト回路を追跡するためのグラフアルゴリズムの概 略図である。 図１７は、試験中回路のハザートをなくすため回路に排他的ＯＲゲートを挿入 したところを示す概略図である。 発明の詳細な説明 この説明の最中、本発明を説明する各種の図面に係る同じ要素には同じ番号を 用いることにする。 図１は本発明の原理に係るロバスト遅延故障試験方法の基本概念を示す流れ図 である。試験概念は回路のロバスト試験を正確に行うため試験中回路のハードウ ェアをハザードのない状態にするのに用いられる。回路のハザートまたはハザー ドノードはそれぞれ反対に遷移する入力を持った非排他的ＯＲ（non-Exclusive- OR）、非等価（non-Equivalence）ゲートとして定義できる。排他的ＯＲと等価 ゲートの場合、ハザードゲートまたはノードは１より多い遷移を有する入力があ るゲートまたはノードとして定義される。入力の遷移速度によっては、２つの入 力が同時に遷移し、その結果回路の試験が不正確になることがある。たとえば、 一方の入力が０→１に変わりもう一方の入力が１→０に変わるとＯＲゲートにハ ザードが生じる。この場合、第１の入力がまだ「１」に変わってないのに第２の 入力が「０」に変わっており、したがってＯＲゲートへの２つの入力がともに「 ０」であり論理「０」が過渡的にＯＲゲートの出力であるという瞬間がありうる 。 回路の試験中、ＯＲゲートを伝搬し最終的に論理「０」をＯＲゲート出力とし て出力する遷移を回路に加えることができる。しかし、もし回路が過渡的論理状 態の間に試験されると、遷移はまだシステムを伝搬していないので出力状態の誤 った決定である論理「０」が出力されてしまう。 ＸＯＲと等価ゲートは本質的に入力の多重変化に敏感であり、したがってハザ ードが生じやすい。信号パリティは 信号が経路を伝わる時にそれが受ける反転の数として定義される。ＸＯＲまたは 等価ゲートのパリティを判断するのは困難である。ＸＯＲゲートの一方の入力を 通過する信号はそのまま通過することもあるし他方の入力の信号によって反転さ れることもあるからである。たとえ入力に同じ遷移があったとしてもＸＯＲゲー トにはハザードが生じやすい。 ロバスト試験概念の目標を達成するためにハザードの原因である回路内の経路 を切断する。経路の切断は経路の任意の線上に切断点を挿入することによってな される。たとえば、回路の２つのノードＸとＹをつなぐ線の間に切断点を挿入す るとその切断点によってＸからの信号は回路の試験モード時にＹに行かなくなる 。代わりに、Ｘの信号は観測点に伝えられ、Ｙは入力パターン発生器によって生 成されたハザードのない新しい信号によって駆動される。 試験中の回路を示す回路図１０を作成する。回路図１０はすべての内部機能素 子および試験中の回路の入出力端子間のすべての相互接続を含んでいる。すなわ ち、ＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、ＮＡＮＤゲートなどである。好 ましくは、回路図はコンピュータメモリに入っている論理モデルである。 モジュール１１は回路図１０にＸＯＲまたは等価ゲートが存在するかどうかを 決定する。ＸＯＲと等価ゲートは入力ノードと出力ノードの間に一定の信号パリ ティを提供し てＸＯＲと等価ゲートのハザードを除去するためブロック１２で修正される。 ブロック１４では概略図１０にハザードノードが存在するかどうかを決定する ため回路図１０のシミュレーションまたは追跡を行う。ブロック１３では検出さ れた１またはそれより多いハザードノードを除去するため切断点を挿入する。切 断点は入力信号がハザードノードを伝わるのを防ぐためハザードノードの入力経 路に挿入される。シミュレーションまたは追跡は試験中回路内にハザードノード が見つからなくなるまで繰り返される。 回路の試験中においては切断点を起動するとともにロバスト遅延試験を行うハ ードウェア入力発生器を起動するためにＴＥＳＴ信号を回路１６に加える。テス ターシグネチャ比較モジュール１７では、応答時のハザードをなくすため切断点 の入力へばかりでなく回路の１次入力へもハザードのない入力パターンを加える 。ハザードのない入力パターンは１ビットずつ連続的に異なる入力ベクトルのシ ーケンスとして定義できる。ハザードのない入力パターンは任意の１つの１次入 力で１つの遷移しか起こさず、他のすべての１次入力は一定の値に保持される。 ハザードのない入力パターンは試験中の回路への入力上の多重遷移を回避させる シーケンスである。 ハザードのない入力パターンはグレイコード発生器またはジョンソンカウンタ によって生成することができる。グ レイコードカウンタには入力数が多い場合にサイクルタイムが長すぎて実際の試 験に向かないという不利益がある。ジョンソンカウンタは２ｎ個の基本パターン を生成する。ジョンソンカウンタには回路内のすべての故障場所に足るだけの十 分なパターンを供給できないという不利益がある。好ましくは、ハザードのない 十分な数の入力パターンを提供するため、ジョンソンカウンタ出力の補数計算を 制御しうる修正ジョンソンカウンタを用いる。 ハザードのない入力パターンを回路に加えた後、１次出力は任意のクロック期 間中その出力を正しい値と比較するため多入力シグネチャレジスタでチェックさ れる。切断点から観測点に向かう出力は別の多入力シグネチャレジスタでチェッ クされる。もしワイヤまたはゲートが遅すぎると、テスターシグネチャ比較モジ ュール１７によってサンプリングされる信号は不正となる。シグネチャに不正な 値があればブロック１８で誤り信号が生成され、シグネチャに正しい値があれば 回路試験は完了しモジュール１９で回路が試験される。 図２は本発明の原理に係るロバスト遅延故障組込み自己検査（ＢＩＳＴ）シス テム２０の装置を示している。ＢＩＳＴシステム２０では、試験ベクトルの生成 と試験結果の検証は組込み回路によって遂行される。集積回路（ＩＣ）２２を試 験するための入力パターンを生成するため入力パターン発生器２１がＩＣ２２の 境界に配置されている。入 力パターン発生器２１とＩＣ回路２２の間には１次入力２４が伸びている。 １次入力２４ｂは経路２６ａによってハザードノード２８と接続されている。 経路２６ｂからの入力を切断点多入力シグネチャレジスタ（ＭＩＳＲ）３０であ る観測点に向けるため切断点２３がハザードノード２８に挿入されている。ＩＣ ２２の出力２７は出力ＭＩＳＲ２５で受け取られる。ハザードのない入力パター ンは入力パターン発生器２１によって生成され試験中１次入力２４と切断点２３ に加えられる。試験モードにおいては新ビットのハザードのない入力パターンが 経路２６ａによってファンアウト回路３１に加えられる。ハザードのない入力パ ターンが加えられた後、ＩＣ２２からの応答は出力ＭＩＳＲ２５で結合される。 出力ＭＩＳＲ２５はＩＣ２２の１次出力２７からの一連の入力応答を受け取りそ れらの誘導関数または第１シグネチャを生成する。切断点２３についての応答は 第２シグネチャを提供するため切断点ＭＩＳＲ３０で結合される。 切断点と接続されている１次入力経路を適正に試験するのに十分なだけハザー ドのない入力パターンを遅延させるためにバッファ２９を１次入力経路２４ｂに 挿入しうる。１次入力経路２４ｂに加えられたハザードのない入力パターンの遷 移は通常の１次入力２４ａからの遷移が出力ＭＩＳＲ２５に到達するよりも早く 出力ＭＩＳＲ２５に到達することがわかっている。もし遅延故障が１次入力２１ から 出力ＭＩＳＲ２５への経路を遅延させるのに十分な大きさであれば、切断点ＭＩ ＳＲ３０で計算されたシグネチャはその故障をキャッチできない。入力発生器２ １と出力ＭＩＳＲ２５の間の遅延故障は切断点２３と出力ＭＩＳＲ２５の間の遅 延故障よりも大きいことがある。切断点２３の遅延故障のほうが短い場合には入 力シグネチャ発生器２１と出力ＭＩＳＲ２５の間の遅延故障のために計算された シグネチャによっては切断点２３のその短い遅延故障はキャッチされない。シス テム２０で用いられるバッファ２９の数は切断点２３から出力ＭＩＳＲ２５に至 るおのおのの経路の計算された公称遅延による。バッファ２９は遷移を十分に遅 らせるので出力ＭＩＳＲ２５はシグネチャを有効に評価することができる。 図３は再集中ファンアウト回路３１であるハザードノード３８の一例を示して いる。再集中ファンアウト回路３１は少なくとも２つの経路に分岐した後回路内 の別の点で再び集中する。信号パリティは信号が経路を伝わる時にそれが受ける 反転の数として定義できる。再集中ファンアウト回路は経路の信号パリティがそ れぞれ反対であるときハザードを生じることがある。ＮＡＮＤゲート３２からの 出力経路３４、３６はＯＲゲート３８で再集中する。経路３４はインバータ３５ によって反転され経路３７上に奇数の信号パリティが生成される。ＡＮＤゲート ３２からの経路３６は偶数の信号パリティを有する。ハザードノード３８ はＯＲゲートである。経路３７が経路３６と反対の信号パリティを有するのでハ ザードがハザードノード３８に生じることがある。ハザードノード３８における ハザードをなくすためには経路３６または経路３７を切断すればよい。再集中す る経路が２つより多いときは、奇数パリティのすべての経路を切断するかまたは 偶数パリティのすべての経路を切断する。 再集中するすべての対に切断点を挿入するとあまりに多くの切断点をＩＣ２２ の中に挿入する結果となることがわかっている。好ましくは、ＩＣ２２に付加す るハードウェアを最小限度にとどめるため切断点はそのＩＣ内の最小限度の場所 に挿入する。図４は最小限度の数の切断点が挿入された再集中ファンアウト４０ を示している。ＩＣ２２は１またはそれより多い「Ｋ」共通ノード４１を含んで いる再集中ファンアウト４０を有しうる。サイクル１はＸ₁ソースノード４５か ら始まり、経路４６と４４を通ってＹ₁エンドノード５４に至り、反対の方向に 経路４７に沿ってＸ₁ソースノード４５に戻ってくる。サイクル２はＸ₂ソースノ ード５０から始まり、経路４３を通ってＹ₂エンドノード５６に至り、反対の方 向に経路４４に沿って戻ってくる。ノード４１はサイクル１と２で共通である。 ノードＫで交差するサイクルの数「ｎ」はノードＫが少なくともｎ本のファンア ウト線をもつことを意味している。「ｎ」本のファンアウト線をノードＫの出力 から切断しもって ＩＣのハードウェア諸経費からｎ−１個の切断点を省くために１つの切断点がノ ードＫのファンアウトステムに挿入されている。 Ｘ₁ソースノード４５は出力経路４６と４７を有するＮＡＮＤゲートである。 Ｘ₂ソースノード５０は出力経路４３と４４を有するＯＲゲートである。出力経 路４６はＹ₁エンドノードへの入力４４を提供するインバータ４８で受け取られ る。Ｙ₁エンドノード５４はＯＲゲートである。出力経路４７と４３はノード４ １への入力を提供する。ノード４１からの出力５１はＹ₁エンドノード５４とイ ンバータ５８で受け取られる。インバータ５８はＹ₂エンドノード５６への入力 を提供する。好ましくは、最小限度の数の切断点でＹ₁エンドノード５４とＹ₂エ ンドノード５６の両方への入力を切断するために切断点２３はノード４１の後で Ｙ₁エンドノード５４とインバータ５８の間に挿入されている。 図５はＫ₁ノード７４とＫ₂ノード７６を共通にもつ再集中ファンアウト回路６ ０を示している。経路６１はサイクル１と２で共有されている。ハードウェア諸 経費の低減にとってはノード７４と７６の間に切断点２３を挿入するのが最適で ある。 Ｘ₁ソースノード６２は出力経路６６と６８を有する排他的ＯＲである。経路 ６６はＹ₁エンドノード７８への入力を提供するインバータ７７への入力を提供 する。Ｙ₁エ ンドノード７８はＮＡＮＤゲートである。Ｘ₂ソースノード６４は出力経路７０ と７２を有するＮＡＮＤゲートである。出力経路６８と出力経路７０はノード７ ４で受け取られる。ノード７４はＡＮＤゲートでありノード７６はＯＲゲートで ある。経路７２はＹ₂エンドノード８０に入力を提供するインバータ７５への入 力を提供する。Ｙ₂エンドノード８０はＮＡＮＤゲートである。ノード７４から の出力６１はノード７６への入力を提供する。ノード７６からの出力７９はＹ₁ エンドノード７８とＹ₂エンドノード８０への入力を提供する。好ましくは、切 断点２３はノード７４とノード７６の間の経路６１に挿入される。この配置にお いてＹ₁エンドノード７８とＹ₂エンドノード８０への入力経路は切断点２３の挿 入によって切断される。切断点は再集中する反対のパリティの経路上であればど こに挿入してもよい。したがって、切断点は回路２の重要経路から離して挿入す ることができる。 図６はＸ入力ノード９０とＹ出力ノード９２の間に挿入された切断点２３のブ ロック図である。入力ノード９０からの出力９１は切断点２３に接続され切断点 ２３の出力９３は出力ノード９２に接続されている。入力パターン発生器２１か らの出力９４は切断点２３に接続され切断点２３からの出力９６は切断点ＭＩＳ Ｒ３０に接続されている。入力ノード９０と出力ノード９２の間における切断点 ２３の接続を提供しまたは解除するために制御入力ＴＥＳ ＴとＴＥＳＴがそれぞれ切断点２３に加えられる。 図７は試験スイッチ１００ａ、１００ｂ、１００ｃを有する切断点２３の回路 図である。ＩＣ２２の通常動作中は試験回路１００ａを閉じるためＴＥＳＴの制 御信号が回路１００ａに加えられる。ＩＣ２２が試験モードにあるときは回路１ ００ｂと１００ｃを閉じるためＴＥＳＴの制御信号が回路１００ｂと１００ｃに 加えられる。 図８ＡはＮＭＯＳ型ＭＯＳＦＥＴ論理システムによる切断点２３の実装を示し ている。図８Ｂは相補型ＭＯＳＦＥＴ（ＣＭＯＳ）論理システムによる切断点２ ３の実装を示している。ＩＣ２２の通常動作中はＴＥＳＴがトランジスタ１００ ａに加えられる。ＩＣ２２の試験モード中はＴＥＳＴがトランジスタ１００ｂと １００ｃに加えられる。ＴＴＬ、ＥＣＬ、ＢｉＣｍｏｓなどの他の論理システム はもちろん、従来周知の他の論理システムを本発明の内容で用いてもよいことは もちろんである。 図９はＸＯＲ等価ゲートのＮＡＮＤ実装１２０を示している。Ｘ₁ソースノー ド１２２とＸ₂ソースノード１２４はＹエンドノードに再集中する１つの反転経 路と１つの非反転経路の２つの経路を有している。ノード１２２からの経路１２ ３は非反転でありノード１２２からの経路１２１はインバータ１２６で反転され る。ノード１２４からの経路１２５は非反転であり経路１２７はインバータ１２ ８で反転される。経路１２９と１２５はＮＡＮＤゲート１３２ に加えられ、経路１２３と１３０はＮＡＮＤゲート１３４に加えられる。出力１ ３６と１３８はＹエンドノード１４２への出力１４２を提供するＮＡＮＤゲート １４０に加えられる。 図１０はＮＭＯＳ実装でＸＯＲゲート１２０（７）ＮＡＮＤ実装を修正したハ ードウェアを示している。ソースノードＸ₁がエンドノードＹへの非反転経路の みを有しかつソースノードＸ₂がノードＹへの反転経路のみを有するようにＸＯ Ｒゲート１２０の構成を変更するために４つのＮＭＯＳスイッチが用いられてい る。入力１２２がエンドノード１４２への非反転経路を有しかつ入力１２４がエ ンドノード１４２への反転経路を有するようにＮＡＮＤゲート１３２と１３４の 構成を変更するためにＮＭＯＳスイッチ１４４ａ、１４４ｂ、１４４ｃ、１４４ ｄが挿入されている。ＮＭＯＳスイッチ１４４ａはノード１２２からインバータ １２６への経路１２１に挿入され、ＮＭＯＳスイッチ１４４ｂはノード１２４か らインバータ１２６への経路１３３に挿入されている。ＮＭＯＳスイッチ１４４ ｃはノード１２２からＮＡＮＤゲート１３２への経路１３１に挿入され、ＮＭＯ Ｓスイッチ１４４ｄはノード１２４からＮＡＮＤゲート１３２への経路１３５に 挿入されている。 図１１は制御信号ＴＥＳＴが加えられた図１０の等価図を示している。ノード Ｘ₁を入力としノードＸ₂を入力とすれば回路の論理関数はＹ＝Ｘ₁Ｘ₂となる。ノ ードＸ₁ からの経路１５０と１５２はＮＡＮＤゲート１３２と１３４に非反転入力を提供 し、経路１５４と１５６はゲート１３２と１３４に反転入力を提供するためイン バータ１２６、１２８でそれぞれ反転される。Ｘ₁とＸ₂からＹへの経路は一定の 信号パリティを有している。 図１２は図２に示す入力パターン発生器２１に使用しうるハザードのない入力 パターンを生成する入力パターン発生器１６０を示している。試験パターンは、 １次入力に与えられる論理値を表わす各要素が０、１の値の一方、下降 る。入力パターン発生器１６０は２ｎより多くのパターンを提供するため修正ジ ョンソンカウンタである。パターンのそれぞれのビットが選択的に反転されて新 しいパターンとなる。ジョンソンカウンタ１６１の出力１６４は２入力ＸＯＲゲ ート１６２の線形アレーに加えられる。ＸＯＲゲート１６２の入力１６６は入力 線１６８からの制御信号を受け取る。ＸＯＲゲート１６２にハイの制御信号が入 るとジョンソンカウンタ１６３の対応するビットが補数計算される。たとえば、 ジョンソンカウンタの出力を１１１１１とし最上位ビットに補数を加えた場合に は加えられるパターンは０１１１１となり、補数を加えない場合にはパターンは １１１１１となる。修正ジョンソンカウンタでは、連続する１ビット遷移の変化 を生じさせるため、生成されるパターンは補数計算されたパターンと補数計算さ れないパ ターンとが周期的に交互に現われる。修正ジョンソン法の一例を表１に示す。 表１ 各ビット補数計算法の制御切り替え ジョンソン カウンタの オペレーショナル 加えられる出力 モード パターン １１１１１ Ｃ（ビット４） ０１１１１ ＮＣ １１１１１ ０１１１１ ＮＣ ０１１１１ Ｃ（ビット４） １１１１１ ００１１１ Ｃ（ビット４） １０１１１ ＮＣ ００１１１ ０００１１ ＮＣ ０００１１ Ｃ（ビット４） １００１１ ００００１ Ｃ（ビット４） １０００１ ＮＣ ００００１ ０００００ ＮＣ ０００００ Ｃ（ビット４） １００００ １００００ Ｃ（ビット４） ０００００ ＮＣ １００００ １１０００ ＮＣ １１０００ Ｃ（ビット４） ０１０００ １１１００ Ｃ（ビット４） ０１１００ ＮＣ １１１００ １１１１０ ＮＣ １１１１０ Ｃ（ビット４） ０１１１０ １１１１１ Ｃ（ビット４） ０１１１１ ＮＣ １１１１１ Ｃ（ビット４）−補数計算ビット−４ ＮＣ−補数計算なし 補数計算された各ビットは２×（ジョンソンカウンタパターンの数）、つまり２ ×（２ｎ）＝４ｎのパターンを生成する。 ハザードのない入力パターンを生成するためにペア方式補数計算法を用いるこ とができる。ペア方式のやり方では、２つのビットを同時に補数計算することが できる。たとえば、３番目と４番目のビットを選択して補数計算できる。３番目 と４番目のビットが補数計算されてないパターンは第１パターンとして加えられ る。４番目のビットは第２パターンとして補数計算される。３番目のビットは４ 番目のビットと一緒に第３パターンとして補数計算される。第４パターンを得る ためには４番目のビットは補数計算しないで３番目のビットを補数計算し、第５ パターンを得るためには３番目と４番目のビットを共に補数計算しない。ペア方 式補数計算法は５×２ｎパターンのサイクル長を有する。ハザードのない入力パ ターンを生成するために他の補数計算法を使用してもよいことはもちろんである 。 図１３は切断点ＭＩＳＲ３０用のクロック２００を有するシステム２０を示し ている。経路２６ｂから切断点ＭＩＳＲ３０への信号は経路２６ａ上の１次入力 ２４から出力ＭＩＳＲ２５への信号よりも先に到着することがある。切断された 経路の遅延を正確に反映する正しいシグネチャを切断ＭＩＳＲ３０で評価するに は切断点ＭＩＳＲ３０を正しい時点でクロックしなければならない。クロック２ ００はＩＣ２２のシステムクロック２０２よりも早い時点で動作する。好ましく は、クロック２００は切断点２３で切断される経路の全遅延にかかる位相だけオ フセットされている。 第１の実施例においては、ＢＩＳＴシステム２０のシミュレーションを用いて ハザードノードを決定し切断点２３のＢＩＳＴシステム２０への挿入を最適に分 析する。ハザードモデリング代数学を用いて試験中の回路のハザードノードのシ ミュレーションを行うことができる。好ましくは、T．J／Chakraborty，Vishwan i D．Agrawal，M．L．Bushnel1による“Path Delay Fault Testing For Logic C ircuitS”，Proceedings of the 29th Design Automation Conference，ｐ．165 -172，June 1992に記載されているようなチャクラボルティ（Chakraborty）の１ ３値ハザードモデリング代数学をＢＩＳＴシステム２０のモデリングに用いるこ とができる。この代数学では、連続する２つのクロック期間の論理値が遷移状態 によって表わされる。３つの信号 状態（０，１，Ｘ）は９つの遷移状態とハザードまたは非ハザード状態の１８の 遷移を表わす。これら１８個の値は結局は１３個の特有値になり、それぞれがト リプレットで表わされる。たとえば、１｜ｈ｜０は論理１から０への遷移で間に ハザードがある場合を表わし、１｜ｈ｜０は同じ遷移でハザードがない場合を表 わしている。表２はいろいろな遷移状態とそれに対応する数値符号化を示してい る。表中の記号｜^-｜はハザードがあるかもしれないしないかもしれない状態（ 未知状態）を表わしている。本発明で使用しうる他のハザード捕獲用代数学は次 のとおりである。スミス代数学（Smith Algebra），“Model for Delay Faults Based Upon Paths”，Gordon L．Smith，IBM，Proceeding of the 1985 Interna tional Test Conference，pp．342-349，1985；レディ代数学（Reddy Algebra） ，“On Delay Fault Testing in Logic Circuits”，C．J．Lin and S．M．Redd y，IEEE Transactions on Computer-Aided Design，６（５）：694-703，Sept． ，1987；シュルツ等代数学（Schulzet al．Algebra），“Advanced Automatic T est Pattern Generation Techniques for Path Delay Faults”，M．H．Schulz ，F．Fuchs，and F．Fink，Proceedings of the 19th Symposium on Fault−Tol erant Computing，pp．44-51，June 1989． 各種ゲートの真理値表がシミュレーションにおいて出力値を決定するために与 えられる。たとえば、ＡＮＤゲートの場合、ハザードのないそれぞれ反対の２つ の遷移が入力であれば、出力はハザード値を含むものとなる。回路のシミュレー ション中、ハザードノードを決定するために修正ジョンソンパターンシーケンス がシミュレーション入力に加えられる。ハザードノードが見つかれば、ハザード ノードに通じる経路をたどって遷移のあった１次入力を突き止 め反対の遷移の経路を見つける。シグネチャはシミュレーションによって生成さ れ、正しい値と比較される。 図１４はハザードノードを決定するためハザードのない入力パターンを加えて のシミュレーション誘導経路追跡を示している。ハザードノードはＩＣ２２の中 の遷移をたどることによって決定される。ハザードのない入力パターン「１１０ ０」を１次入力３０２、３０４、３０６、３０８に加える。下降遷移を１次入力 ３１０に加えるとＮＯＲゲート３２４にハザードが生じる。経路の探索は１次入 力３１０から始まりＡＮＤゲート３１８と３２０を経てＮＯＲゲート３２４に至 る。ＡＮＤゲート３１４とＮＯＲゲート３２２に至る経路についてはこれらの上 に遷移がないので行わない。 ＢＩＳＴシステム２０でのロバスト遅延故障試験の結果は表３に示されている 。 結果は試験したベンチマーク回路について９７％を超える範囲が達成されたこ とを示している。 第２の実施例においては、ハザードノードは回路内の被支配ゲートを計数する ことによって識別される。たとえば、ゲートＡから回路出力へのすべての経路が ゲートＢを通過すればゲートＡはゲートＢを支配している。ゲートＡはドミネー タとして定義できる。ＩＣ２２内のドミネータが識別された後、ＩＣ２２をトレ ースするためグラフアルゴリズムを用いて回路内のドミネータ間の経路を計数し うる。グラフアルゴリズムから、切断点を挿入すべき回路内の点を決定すること ができる。パリティはＩＣ２２の各経路に割り当てられる。ノードに１回より多 く出くわすと、すべ ての経路が偶数であることを示す「ＡＬＬ ＥＶＥＮ」か、すべての経路が奇数 であることを示す「ＡＬＬ ＯＤＤ」か、または偶数と奇数の経路の混合である ことを示す「ＢＯＴＨ」が与えられる。 図１５は図３に示されたファンアウト回路３１を追跡するためにグラフアルゴ リズムシステム３５０を用いたところを示している。Ｄ₁ドミネータ３５２はＯ ＤＤパリティの与えられた経路３６４を有している。Ｄ₂ドミネータ３６２への 経路３５４と３５６にはＥＶＥＮパリティが与えられている。Ｄ₂ドミネータ３ ６２はハザードノードであるＢＯＴＨとして定義されたパリティを有している。 Ｄ₂ドミネータ３６２のパリティはＤ₁ドミネータ３５２とＤ₂ドミネータ３６２ の間の経路を減結合することによってＯＤＤまたはＥＶＥＮに固定される。Ｄ₁ とＤ₂間の経路を減結合するため切断点４１３が経路３５８に挿入されている。 他のノードのファンアウト領域内のノードＤ_yがＢＯＴＨのパリティを有する ノードＤ₂ドミネータを含んでいるとき、ノードＤ_yには「ＳＨＡＤＯＷ」のパリ ティが与えられる。ＳＨＡＤＯＷのパリティはグラフ分析の現在の経路において 考慮に入れないノードとして定義される。ノードＤ_yへの経路はＤ₂のパリティが ＯＤＤとＥＶＥＮのどちらか一方に決定されるまで現在の経路において考慮され ない。同じノードで始まって終わるＯＤＤとＥＶＥＮのパ リティの経路は同じノードによって駆動されるノードに向かう前記経路の繰り返 しを避けるために分類されている。 図１６は回路４００を追跡するグラフアルゴリズムを示している。Ｄ_xドミネ ータ４０２はＤ_vドミネータ４０６に向かう経路４０４を有している。Ｄ₁ドミネ ータ４０８はＤ₂ドミネータ４１６に向かう経路４１０、４１２、４１４を有し ている。経路４１０と４１４はＥＶＥＮパリティを有する。インバータ４１８は 経路４１２にＯＤＤパリティを提供する。Ｄ₂ドミネータ４１６にはパリティＢ ＯＴＨが与えられる。グラフアルゴリズムの現在経路において、Ｄ_yドミネータ ４０６にはパリティＳＨＡＤＯＷが与えられる。Ｄ₂ドミネータ４０２にＥＶＥ Ｎパリティを提供するためＤ₁ドミネータ４０２とＤ₂ドミネータ４１６を減結合 するためには切断点４１３を経路４１２に挿入すればよい。切断点４１３が挿入 されると、Ｄ_yドミネータ４０６はＥＶＥＮパリティを有することになる。 切断点を挿入するために、経路の最大数を減結合するノードが選択される。ｍ 個のＯＤＤパリティ経路とｎ個のＥＶＥＮパリティ経路を有するＥＶＥＮパリテ ィ経路の群はｍ×ｎ対の経路に相当する経路群を形成する。切断点がＥＶＥＮ（ ＯＤＤ）パリティ経路に挿入されると、ｍ（ｎ）対の経路を減結合することに相 当する。切断点を挿入するのに最適なノードを決定するために重みが経路群のノ ードに与えられる。ＥＶＥＮ（ＯＤＤ）パリティ経路の各ノー ドに重みｍ（ｎ）が与えられる。ノードが他の経路群にも入っておれば、ノード の重みはすべての経路群の重みを足し合わせて計算される。 切断点がノードに挿入されると、そのノードのすべての経路はハザードがない ものと決定される。回路にさらに別の経路が存在すれば、さらに別の切断点を挿 入するための重みを計算し、それら別の切断点を挿入する。グラフアルゴリズム は回路全体の追跡が完了するまで続けられる。 図１７は図１のブロック１３においてＩＣ２２内のハザードノードを除去する ために切断点を用いることの代わりに取りうる他の方法を示している。ファンア ウト回路５００は経路５０２によってＮＡＮＤゲート５０４に接続されたＡＮＤ ゲート５０１を有している。経路５０６はインバータ５０８で反転される。排他 的ＯＲゲート５１０がファンアウト回路５００内のハザードを除去するため経路 ５０８に挿入されている。排他的ＯＲゲート５１０は入力５０８、ＴＥＳＴ入力 ５１２、および出力５１４を有している。出力５１６はＮＡＮＤゲート５０４で 受け取られる。 回路の通常動作においては、「０」のＴＥＳＴ信号が入力５１２に与えられる 。入力５０８上の信号は出力５１４上の信号と同じになる。ＮＡＮＤゲートは経 路５０２からのＯＤＤパリティと経路５１４からのＥＶＥＮパリティを有するこ とになり、ハザードノードである。試験中、ＴＥＳＴ信号は「１」に設定される 。排他的ＯＲゲート５１０ はＮＡＮＤゲート５０４におけるハザードノードを除去するため経路５０８をＥ ＶＥＮパリティに反転させる。 ハザードを取り除くために排他的ＯＲゲートを用いる場合にはＩＣに付加され るハードウェアが低減されるという利点がある。ハザードを除去するために切断 点回路を用いる場合にはＩＣを観測し制御するために切断点ＭＩＳＲからの付加 的情報を提供することができるという利点がある。 本発明には集積回路における遅延故障のロバスト組込み自己検査を提供しうる という利点がある。ハザードノードのハザードを除去するために切断点を挿入す る。回路の試験中、切断線上の信号は観測点切断点ＭＩＳＲのほうへそらす。通 常の場合に切断点から四方八方に広がる信号は、代わりに、回路に加えられる特 別の１次入力によって生成されるハザードのないパターンによって駆動される。 回路の出力において１つのシグネチャを計算し、別のシグネチャを観測点におい て計算する。ハザードのない入力パターンを回路に加え、計算されたシグネチャ を既知の正しいシグネチャと比較する。当該システムには多数の集積回路につい て遅延故障を迅速に決定できるという利点がある。 以上では本発明を好適な実施例を参照して説明してきたが、本発明の精神や範 囲からはずれない限り本発明の構造や形式に対し修正を行いうることは当業者で あればわかるであろう。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，Ｈ Ｕ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＭＧ，ＭＮ ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ， ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＶＮ (72)発明者 シャイク，イムティアズ アメリカ合衆国 ニュージャージー州 08903―0700，ニュー ブランズウィック, ピー．オー．ボックス 700，シーピーオ ー 2505，ルートガース ユニヴァーシテ ィ，クック キャンパス（番地なし)

Claims (1)

1. 【特許請求の範囲】 １． 集積回路のロバスト遅延故障試験の方法であって、 前記集積回路のハザードノードを決定する段階と、 前記ハザードノードへの入力を観測点へそらすため切断点を前記ハザードノー ドに挿入する段階と、 前記集積回路への一連の第１入力パターンを前記切断点を有する前記ＩＣの経 路に加える段階と、 前記集積回路への一連の第２入力パターンを前記切断点を有しない前記ＩＣの 経路に加える段階と、 前記集積回路の前記観測点における前記一連の第１入力パターンに対する出力 応答を処理して第１シグネチャを生成する段階と、 前記一連の第２入力パターンに対する前記集積回路の出力応答を処理して第２ シグネチャを生成する段階と、 前記第１および第２シグネチャを前記集積回路に対する既知の正しい第１およ び第２シグネチャと比較する段階と、 を有する前記方法。 ２． 第１入力ノードから出力ノードへの第１経路と第２入力ノードから前記出 力ノードへの第２経路とを有する、前記集積回路内のＸＯＲと等価ゲートを識別 する段階と、 前記集積回路への一連の入力パターンを加える前記段階の前に前記ＸＯＲと等 価ゲートにおけるハザードを除去するため前記第１経路が反転状態となり前記第 ２経路が非反転状態となるように前記ゲートを修正する段階と、 をさらに有する請求項１記載の方法。 ３． 前記入力パターンはハザードのない入力パターンである請求項２記載の方 法。 ４． 前記入力パターンは修正ジョンソンカウンタによって生成される請求項３ 記載の方法。 ５． 切断点を前記ハザードノードに挿入する前記段階は共通のハザードノード を決定し前記切断点を前記共通ハザードノードの前に挿入することを含む請求項 ４記載の方法。 ６． 第１と第２の前記共通ノードが決定されるものであり、当該方法は、 前記第１と第２の共通ノードの間に前記切断点を挿入する段階、 をさらに有する請求項５記載の方法。 ７． 前記ハーザードノードはハーザードシミュレーション代数学を前記集積回 路に適用することによって決定される請求項６記載の方法。 ８． 前記ハーザードシミュレーション代数学はチャクラボルティの１３値代数 学、スミス代数学、レディ代数学、およびシュルツ等代数学からなるグループの 中から選択される請求項７記載の方法。 ９． 前記ハーザードノードは前記集積回路を追跡するためグラフアルゴリズム によって決定される請求項６記載の方法。 １０． 集積回路のロバスト遅延故障試験のシステムであ って、 前記集積回路につながれた入力と、 前記入力につながれた、一連の第１と第２の入力パターンを生成する手段と、 前記集積回路のハザードノードを決定する手段と、 前記集積回路から前記一連の第１入力パターンの出力を受け取る第１多入力シ グネチャレジスタと、 前記ハザードノードへの前記一連の第２入力パターンを第２の多入力シグネチ ャレジスタへそらすため切断点を前記ハーザードノードに挿入する手段と、 ハーザードのない入力パターンを前記入力に加える手段と、 とを有する前記システム。 １１． 第１入力ノードから出力ノードへの第１経路と第２入力ノードから前記 出力ノードへの第２経路とを有する、前記集積回路内のＸＯＲと等価ゲートを決 定する手段と、 前記ＸＯＲと等価ゲート上のハザードを除去するため前記第１経路が反転状態 となり前記第２経路が非反転状態となるように前記集積回路内の前記ゲートを修 正する手段と、 をさらに有する請求項１０記載のシステム。 １２． 前記入力と前記切断点の間に位置する少なくとも１つのバッファをさら に有する請求項１１記載のシステム。 １３． 前記ハザードのない入力パターンを生成する修正ジョンソンカウンタを さらに有する請求項１２記載のシス テム。 １４． 前記修正ジョンソンカウンタは１ビット補数計算機能を有する請求項１ ３記載のシステム。 １５． 前記修正ジョンソンカウンタは２ビット補数計算機能を有する請求項１ ４記載のシステム。 １６． 前記ハザードノードはそれぞれの反対の極性をもつ入力を備えた再集中 するファンアウト回路である請求項１５記載のシステム。 １７． 経路伝搬遅延の正しい試験を保証するための前記第２ＭＩＳＲ上の位相 オフセットクロックをさらに有する請求項１６記載のシステム。 １８． 前記切断点と前記１および第２多入力シグネチャレジスタと一連の入力 パターンを生成する前記手段とはＮＭＯＳ型ＭＯＳＦＥＴまたはＣＭＯＳ型ＭＯ ＳＦＥＴ論理システムで与えられている請求項１７記載のシステム。 １９． 集積回路のロバスト遅延故障試験の方法であって、 前記集積回路のハザードノードを決定する段階と、 前記回路の試験中に前記ハザードノードを除去する段階と、 を有する前記方法。 ２０． ハザードノードを除去する前記段階は前記試験中に前記ハザードノード の反対パリティを取り除くため排他的ＯＲゲートを前記ハザードノードに挿入す ることを含む請求項１９記載の方法。