DE69423598T2

DE69423598T2 - Verfahren und vorrichtung zur robusten und automatischen prüfung von verzögerungsfehlern

Info

Publication number: DE69423598T2
Application number: DE69423598T
Authority: DE
Inventors: L. Bushnell; Imtiaz Shaik
Original assignee: Rutgers State University of New Jersey
Current assignee: Rutgers State University of New Jersey
Priority date: 1993-07-23
Filing date: 1994-07-21
Publication date: 2000-09-14
Anticipated expiration: 2014-07-22
Also published as: US5422891A; WO1995003589A1; CA2145403A1; EP0663092A1; EP0663092A4; KR950703767A; ATE191091T1; JPH08502365A; DE69423598D1; AU7369994A; CA2145403C; EP0663092B1

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Diese Erfindung betrifft ein Verfahren und, eine Vorrichtung für den An-Bord-Selbsttest von Verzögerungsfehlern in Hardware-Systemen. Diese Erfindung wurde mit Unterstützung der Regierung unter der Bewilligungs-Nr. MIP 9058536, gewährt durch die Nationale Wissenschaftsstiftung, gemacht. Die Regierung hat an dieser Erfindung bestimmte Rechte.

2. Beschreibung des Standes det Technik

Integrierte Schaltungen können permanente Fehler aufweisen, wie etwa einen auf Masse liegenden Punkt oder einen Punkt, der mit der positiven Stromversorgung verbunden ist. Diese permanenten Fehler werden häufig als "Stuck-at"(Blockier)-Fehler bezeichnet. Zahlreiche Anordnungen sind zum Testen von Stuck- at-Fehlern erläutert worden. Selbst dann, wenn eine integrierte Schaltung keinen Stuck-at-Fehler aufweist, kann sie, wenn sie in Betrieb gesetzt wird, nicht exakt arbeiten.
Von einer Logikschaltung kann angenommen werden, dass sie während aufeinanderfolgender "Takt"-Perioden korrekt arbeitet. Ein "Verzögerungsfehler" tritt auf, wenn eine Schaltungsreaktion mehr Zeit erfordert als durch Konstruktionserfordernisse festgelegt. Ein Verzögerungsfehler-Testvorgang kann verwendet werden, um zu prüfen, ob die Schaltung die erforderlichen Taktraten erfüllt.
Herkömmlicherweise kann ein Stuck-at-Fehler- und ein Verzögerungsfehler-Testvorgang unmittelbar folgend auf die Schaltungsherstellung durch eine automatische Testanlage durchgeführt werden. Ein externes Testen einer Schaltung für Verzögerungsfehler erfordert zusätzliche Zeit für große Schaltungen, um jeden Pfad der Schaltung zu prüfen. Große Schaltungen erfordern eine schnellere Testanlage, um die Ausgangssignale der getesteten Schaltung zum richtigen Zeitpunkt zu takten. Typischerweise vermag eine automatische Testanlage ausschließlich auf Verzögerungen bis hin zu 200 MHz zu testen. Eine automatische Testanlage für Verzögerungsfehler bei einer Frequenz bis hin zu 200 MHz ist teuer; d. h., sie kostet typischerweise zwischen 750.000 und 1.000.000 Dollar.
Ein Verfahren zum Verzögerungsfehlertesten ist im US-Patent Nr. 5 056 094 erläutert. Dieses Patent erläutert eine Vorrichtung zum Testen der Ausbreitungsverzögerung zwischen einer Treibervorrichtung und einer Empfangsvorrichtung einer integrierten Schaltung (IC). Testzellen sind an Rändern des IC angeordnet, um einen Datenfluß durch die Anwendungslogik des IC zu steuern. Die Testzelle erlaubt es, dass Eingangsdaten beobachtet und Ausgangsdaten gleichzeitig gesteuert werden. Der abgetastete Eingang wird mit einem bekannten Wert verglichen, um zu ermitteln, ob das zu der Empfangsvorrichtung sich ausbreitende Signal innerhalb einer Zeitdauer zwischen den ersten und zweiten Taktflanken liegt.
Der herkömmliche Ansatz zum Testen ohne automatische Testanlage besteht darin, auf einem IC-Chip für den Selbsttest einen Schaltkreis zusätzlich anzuordnen. Der Ansatz zum An- Bord-Selbsttesten (BIST) ermöglicht es, dass die Schaltung sich selbst testet. Das US-Patent Nr. 5 138 619 betrifft eine An-Bord-Selbsttestschaltung zum Testen des Speichers der integrierten Schaltung auf dem Chip bzw. On-Chip. Ein Adressen- Pseudo-Zufallsmustergenerator (PRPG) liefert einem Speicher wahlweise Testadressen und ein PRPG liefert dem Speicher wahlweise Testdaten. Ein Parallel-Signaturanalysator (PSA PRPG) liefert dem Speicher in der normalen Betriebsart selektiv Daten und ermittelt eine Signatur in der Testbetriebsart. Ein Dekoder vergleicht die durch den PSA PRPG ermittelte Signatur mit einer bekannten korrekten Signatur und setzt eine Flagge, um die erfolgreiche Prüfung oder einen Fehler bzw. eine Störung des Speichers anzuzeigen. Dieses Testverfahren wird zum Ermitteln von Stuck-at-Fehlern verwendet. Das US-Patent Nr. 4 801 870 erläutert ein Verfahren zum Testen komplexer integrierter Schaltungsvorrichtungen. Eine Vorlaufsimulation des Testprotokolls ermittelt eine gute Signatur für die Vorrichtung. Pseudo-Zufallsmustergeneratoren führen der zu testenden Vorrichtung Eingangstestmuster zu. Ausgangsreaktionen der Vorrichtung werden kombiniert, um eine Testsignatur zu gewinnen. Die Testsignatur wird daraufhin mit der guten Signatur verglichen. Das Verfahren gemäß diesem Patent hat den Nachteil, dass es ausschließlich zum Stuck-Fault-Testen verwendet wird.
Das US-Patent Nr. 4 672 307 erläutert ein Testsystem zum Testen von Fehlern einer logischen Kombinationsschaltung unter Verwendung eines Verzögerungstests. Eine Testeingangsschaltung ist mit der logischen Kombinationsschaltung verbunden. Die Testeingangsschaltung weist zumindest so viele Eingänge auf wie die logische Kombinationsschaltung. Die Testeingangsschaltung legt eine Reihe sämtlicher möglicher einzelner Übergänge der logischen Kombinationsschaltung an. Hierbei handelt es sich um einen Satz binärer Zahlen, bei denen lediglich ein Bit-Übergang zwischen aufeinanderfolgenden Zahlen vorliegt.
Beispielsweise lautet ein zweistelliger Gray-Code wie folgt, 00, 01, 11, 10. Die Gültigkeit der Ausgangssignale von der logischen Kombinationsschaltung werden auf Korrektheit während eines vorbestimmten Zeitintervalls geprüft. Ein Gray-Code- Generator hat den Nachteil, dass das höchstwertige Bit sich während der gesamten Sequenz lediglich einmal ändert. Außerdem hat der Gray-Code-Generator lange Zykluslängen für Schaltungen mit großen Anzahlen von Primäreingängen.
Von möglicher allgemeiner Relevanz sind die US-Patente Nrn. 5 095 483 und 5 051 996, die auf Signaturvergleiche gerichtet sind, und 4 635 261 und 4 893 072, die auf Testvorrichtungen für integrierte Schaltungen gerichtet sind.
Übermäßige Verzögerungen in getesteten Schaltungen beruhen häufig auf Vorrichtungsparametervariationen, verursacht durch zufällige Schwankungen während der Herstellung der Schaltungen. Variationen der Verzögerungseigenschaften finden sich in mehreren Vorrichtungen oder Pfaden in der Schaltung. Demnach können Pfadverzögerungsfehler durch Vorrichtungen verursacht sein, die nicht im getesteten Pfad liegen. Bei einem nicht robusten Verzögerungstest handelt es sich um einen Test, der Fehler unter der Annahme ermittelt, dass ausschließlich die Pfade, welche durch eine gegebene Verzögerungsfehlerstelle laufen, eine übermäßige Pfadverzögerung verursachen können, während sämtliche weiteren Pfade verzögerungsfehlerfrei sind. Ein nicht robuster Verzögerungsfehlertest ist ungültig, wenn eine Verzögerung in einem anderen Pfad auftritt als demjenigen, der durch eine gegebene Verzögerungsfehlerstelle verläuft. Die vorstehend genannten Patente betreffen das nicht robuste Testen.
Das robuste Verzögerungstesten wird eingesetzt, um eine übermäßige Pfadverzögerung für einen getesteten Pfad unabhängig von anderen Pfadverzögerungen in der Schaltung zu testen, wobei die Verzögerungen variabel oder nichtexistent sind. Es ist erwünscht, ein Verfahren und eine Vorrichtung für den An- Bord-Selbsttest auf robuste Verzögerungsfehler für Schaltungen zu schaffen.

ZUSAMMENFASSUNG DER ERFINDUNG

Kurz gesagt umfaßt die vorliegende Erfindung, die in den Ansprüchen 1 bzw. 11 festgelegt ist, ein Verfahren und eine Vorrichtung für einen robusten Verzögerungsfehlertest einer integrierten Schaltung (IC) durch Ändern der Schaltungstopologie. Für die IC-Schaltung werden riskante bzw. gefährdete Knoten bzw. Risikoknoten ermittelt. Ein riskanter Knoten ist definiert als Gatter, dessen Ausgang vom korrekten Ausgangswert für eine kurze Zeitperiode vorübergehend umschaltet. Schnittpunkte bzw. Unterbrechungspunkte werden in die Schaltung eingefügt, um den Eingang bzw. die Eingabe in dem riskanten Knoten zu einem Beobachtungspunkt umzuleiten. Bei einer ersten Ausführungsform wird eine Abfolge von Eingangsmustern während des Tests an den IC angelegt. Ausgangsreaktionen des IC werden in einem Mehreingang-Signaturregister (MISR) verarbeitet, um eine erste Signatur bereitzustellen. Ausgangsreaktionen des IC am Beobachtungspunkt werden in einem Schnittpunkt-MISR verarbeitet, um eine zweite Signatur bereitzustellen. Die ersten und zweiten Signaturen werden mit bekannten korrekten Signaturen verglichen. Um ein faires Testen sicherzustellen, werden den Treibern von Ausgangsverzweigungen bzw. Fan-Outs von riskanten Knoten Phasenverschiebungsverzögerungen hinzugefügt, und der Takt für den Schnittpunkt-MISR wird, gegenüber dem Systemtakt bezüglich einer Phase verschoben.
Bei einer zweiten Ausführungsform wird ein exklusives OR-Gatter als Schnittpunkt verwendet. Das exklusive OR-Gatter eliminiert Eingänge mit entgegengesetzten Übergängen zum Eliminieren von riskanten Knoten während des Testvorgangs. Außerdem werden XOR-Äquivalenz-Gatter in dem IC bei beiden Ausführungsformen ermittelt und durch Eliminieren inhärenter Risiken modifiziert.
Schnittpunkte werden optimal an gemeinsamen Knoten des IC zum Eliminieren bzw. Vermeiden der Hinzufügung von übermäßig viel Hardware zu dem IC eingefügt. Ein modifizierter Johnson-Zähler wird bevorzugt zum Erzeugen von risikofreien Eingangsmustern verwendet.
Die Erfindung läßt sich besser unter Bezugnahme auf die folgenden Zeichnungen verstehen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt ein Flußdiagramm des robusten Verzögerungsfehler- Testverfahrens in Übereinstimmung mit den Prinzipien der vorliegenden Erfindung.
Fig. 2 zeigt schematisch ein robustes Verzögerungsfehler-Testsystem in Übereinstimmung mit den Prinzipien der vorliegenden Erfindung.
Fig. 3 zeigt ein schematisches Diagramm einer rekonvergenten Fan-Out-Schaltung.
Fig. 4 zeigt schematisch eine rekonvergente Fan-Out-Schaltung für einen gemeinsamen Knoten.
Fig. 5 zeigt schematisch eine rekonvergente Fan-Out-Schaltung für zwei gemeinsame Knoten.
Fig. 6 zeigt ein Blockdiagramm einer Schnittpunkt-Schaltung.
Fig. 7 zeigt schematisch eine Schnittpunkt-Schaltung mit angelegten Steuersignalen.
Fig. 8A zeigt schematisch eine NMOS-Implementation einer Schnittpunkt-Schaltung.
Fig. 8B zeigt schematisch eine CMOS-Implementation einer Schnittpunkt-Schaltung.
Fig. 9 zeigt schematisch eine NAND-Realisierung eines XOR-Gatters.
Fig. 10 zeigt schematisch ein Hardwaremodifiziertes XOR-Gatter gemäß Fig. 9 mit CMOS-Schaltern.
Fig. 11 zeigt schematisch ein Äquivalent zu Fig. 10, wenn ein TEST-Signal an die getestete Schaltung angelegt ist.
Fig. 12 zeigt schematisch einen Eingangsgenerator zum Bereitstellen eines modifizierten Johnson-Zählers.
Fig. 13 zeigt schematisch das in Fig. 2 gezeigte robuste Verzögerungsfehlertestsystem mit Takten bzw. Taktgebern.
Fig. 14 zeigt schematisch eine Schaltung zur Verdeutlichung, wie die Anlegung eines risikofreien Eingangsmusters an eine Schaltung in Reaktion weiterhin Risiken erzeugen kann. Die Figur zeigt das Verfolgen bzw. Abtasten risikanter Knoten unter Verwendung eines simultan geführten Ansatzes.
Fig. 15 zeigt schematische einen Kurvenalgorithmus zum Verfolgen einer rekonvergenten Fan-Out-Schaltung.
Fig. 16 zeigt schematische einen Kurvenalgorithmus zum Verfolgen bzw. Abtasten einer rekonvergenten Fat-Out-Schaltung.
Fig. 17 zeigt schematisch das Einfügen eines exklusiven OR- Gatters in eine Schaltung zum Eliminieren von Risiken in der Schaltung während des Testvorgangs.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Im Lauf dieser Beschreibung werden die gleichen Bezugsziffern verwendet, um ähnliche Elemente in Übereinstimmung mit unterschiedlichen Figuren zu bezeichnen, welche die Erfindung verdeutlichen.
Fig. 1 zeigt ein Flußdiagramm des Basiskonzepts des robusten Verzögerungsfehlertestverfahrens in Übereinstimmung mit den Prinzipien der vorliegenden Erfindung. Das Testkonzept wird verwendet, um es der Schaltungs-Hardware zu erlauben, während des Testvorgangs risikofrei zu funktionieren, um ein exaktes robusters Testen der Schaltung bereitzustellen. Ein Risiko bzw. ein Risikoknoten in der Schaltung kann definiert werden als Nicht-Exklusiv-OR, Nicht-Äquivalenz-Gatter mit Eingängen mit entgegengesetzten Übergängen. Für Exklusiv-OR und Äquivalenz-Gatter wird ein Risikogatter oder -knoten als ein derartiges bzw. derartiger festgelegt, der das bzw. der Eingänge mit mehr als einem Übergang aufweist. Abhängig von der Geschwindigkeit der Übergänge der Eingänge können beide Eingänge gleichzeitige Übergänge aufweisen, die zu einem ungenauen Testen der Schaltung führen können. Beispielsweise tritt ein Risiko an bzw. in einem OR-Gatter auf, wenn sich ein Eingang von 0 → 1 ändert, während ein zweiter Eingang von 1 → 0 ändert. In diesem Fall kann ein vorübergehender Zeitpunkt vorliegen, wenn der erste Eingang sich noch nicht in "1" geändert hat und der zweite Eingang sich in "0" geändert hat, weshalb beide Eingänge zu dem OR-Gatter "0" sind, und eine vorübergehende Logik "0" den Ausgang des OR-Gatters bildet.
Während des Testens der Schaltung kann an die Schaltung ein Übergang angelegt werden, der sich durch das OR-Gatter ausbreitet und letztendlich eine logische "0" als OR-Gatterausgang erzeugt. Würde die Schaltung jedoch während des momentanen logischen Zustands getestet, würde eine logische "0" erzeugt, bei der es sich um eine fehlerhafte Ermittlung des Ausgangszustands handeln würde, weil der Übergang sich noch nicht durch das System ausgebreitet hat.
XOR- und Äquivalenz-Gatter sind inhärent empfindlich für mehrfache Änderungen in den Eingängen und sie sind damit risikoanfällig. Eine Signalparität ist definiert als die Anzahl von Inversionen, denen ein Signal unterworfen ist, wenn es sich entlang eines Pfads bewegt. Es ist schwierig, die Parität eines XOR- oder Äquivalenz-Gatters zu beurteilen, weil ein durch eines der Eingänge des XOR-Gatters hindurchtretende Signal entweder so hindurchtreten kann wie es ist, oder abhän gig von dem Signal am anderen Eingang invertiert sein kann. Das XOR-Gatter ist selbst dann risikoanfällig, wenn an den Eingängen ähnliche Übergänge vorliegen.
Pfade in der Schaltung, die für Risiken verantwortlich sind, werden durchschnitten bzw. getrennt bzw. gebrochen, um das Ziel des Robusttestkonzepts bzw. des robusten Testkonzepts zu erreichen. Ein Pfad wird durchtrennt, indem ein Schnittpunkt auf bzw. in einer beliebigen der leitungen des Pfads eingefügt wird. Wenn beispielsweise ein Schnittpunkt zwischen Leitungen eingesetzt bzw. eingefügt wird, die zwei Knoten X und Y der Schaltung verbinden, verhindert der Schnittpunkt, dass ein Signal an X in der Testbetriebsart der Schaltung Y zugeführt wird. Stattdessen wird das Signal von X zu einem Beobachtungspunkt umgeleitet und Y wird von einem neuen risikofreien Signal getrieben, welches durch einen Eingangsmustergenerator erzeugt wird.
Ein Schaltungsdiagramm 10 wird erzeugt, welches der zu testenden Schaltung entspricht bzw. diese wiedergibt. Das Schaltungsdiagramm 10 umfaßt sämtliche internen Funktionselemente und sämtliche Verbindungen zwischen den Eingangs- und Ausgangsanschlüssen der getesteten Schaltung; d. h. AND-Gatter, OR-Gatter, NOR-Gater, NAND-Gatter oder dergleichen. Bevorzugt handelt es sich bei dem Schaltungsdiagramm um ein Logikmodell, das in einem Computerspeicher enthalten ist.
Das Modul 11 ermittelt, ob in dem Schaltungsdiagramm irgendwelche XOR- oder Äquivalenz-Gatter vorliegen. XOR- und Äquivalenz-Gatter werden im Block 12 modifiziert, um zwischen dem Eingangsknoten und dem Ausgangsknoten eine eindeutige Signal parität bereitzustellen, die durch Risiken in den XOR- und. Äquivalenz-Gattern eliminiert werden.
Eine Simulation oder ein Durchsuchen des Schaltungsdiagramms 10 wird im Block 14 durchgeführt, um im Block 15 zu ermitteln, ob im Schaltungsdiagramm 10 Risikoknoten vorliegen. Ein Schnittpunkt wird im Block 13 eingeführt, um eine oder mehrere der ermittelten Risikoknoten zu eliminieren. Ein Schnittpunkt wird in einem Eingangspfad eines Risikoknotens eingeführt, um zu verhindern, dass das Eingangssignal sich durch den Risikoknoten ausbreitet. Die Simulation oder das Durchsuchen wird wiederholt, bis in der getesteten Schaltung keine weiteren Risikoknoten gefunden werden.
Während des Testens der Schaltung wird ein erstes Signal im Block 16A angelegt, um Pfade zu durchtrennen bzw. mit Schnittpunkten zu versehen und ein zweites Testsignal wird an Pfade ohne Schnittpunkte im Block 16B angelegt, um die Schnittpunkte zu aktivieren und einen Hardware-Eingangsgenerator zu aktivieren, um ein robustes Verzögerungstesten durchzuführen. In einem Tester-Signaturvergleichsmodul 17 wird ein risikofreies Eingangsmuster auf primäre Eingänge der Schaltung ebenso angewendet wie auf Eingänge der Schnittpunkte, um in Reaktion Risiken zu vermeiden. Ein risikofreies Eingangsmuster kann definiert werden als Sequenz von Eingangs- bzw. Eingabevektoren, die sich aufeinanderfolgend um 1 Bit unterscheiden. Das risikofreie Eingangsmuster initiiert lediglich einen Übergang an einem der primären Eingänge, während sämtliche anderen primären Eingänge auf einem konstanten Wert gehalten werden. Bei einem risikofreien Eingangsmuster handelt es sich um eine Sequenz, die mehrfache Übergänge in bzw. an Eingängen zu der getesteten Schaltung vermeidet.
Ein risikofreies Eingangsmuster kann durch einen Gray-Code- Generator oder einen Johnson-Zähler erzeugt werden. Ein Gray- Code-Generator hat den Nachteil, dass für große Anzahlen von Eingängen die Zykluszeit für den praktischen Testablauf zu groß ist. Ein Johnson-Zähler erzeugt zwei nn Basismuster. Ein Johnson-Zähler hat den Nachteil, dass er nicht für sämtliche Fehlerstellen in der Schaltung ausreichende Muster zuführt. Bevorzugt wird ein modifizierter Johnson-Zähler mit gesteuerter Komplementierung der Johnson-Zähler-Ausgänge verwendet, um ausreichende Anzahlen von risikofreien Eingangsmustern bereitzustellen.
Nachdem das risikofreie Eingangsmuster an die Schaltung angelegt wurde, werden primäre Ausgänge mit einem Mehrfach-Eingangssignaturregister geprüft, um die Ausgänge mit einem korrekten Wert während jeder Taktperiode zu vergleichen. Ausgänge bzw. Ausgangssignale von den Schnittpunkten am Beobachtungspunkt werden mit einem zweiten Mehrfach-Eingangssignaturregister geprüft. Wenn ein Draht oder Gatter zu langsam ist, ist ein Signal, das durch das Tester-Signaturvergleichsmodul 17 abgetastet wird, inkorrekt. Wenn die Signatur einen inkorrekten Wert aufweist, wird im Block 18 ein Fehlersignal erzeugt, und wenn die Signatur einen korrekten Wert aufweist, ist der Schaltungstestvorgang vollständig und die Schaltung wird im Modul 19 getestet.
Fig. 2 zeigt eine Vorrichtung für ein robustes Verzögerungsfehler-an-Bord-Selbsttest(BIST)-System 20 in Übereinstimmung mit den Prinzipien der vorliegenden Erfindung. In dem BIS- System 20 können eine Testvektorerzeugung und eine Testergebnisverifizierung durch einen An-Bord-Schaltkreis ausgeführt werden. Eingangsmustergeneratoren 21 sind am Rand bzw. der Grenze der integrierten Schaltung (IC) 22 angeordnet, um das. Eingangsmuster zum Testen des IC 22 zu erzeugen. Primäre Eingänge 24 erstrecken sich zwischen dem Eingangsmustergenerator 21 und der IC-Schaltung 22.
Der primäre Eingang 24b ist durch einen Pfad 26a mit dem Risikoknoten 28 verbunden. Ein Schnittpunkt 23 ist in dem Risikoknoten 28 eingeführt, um vom Pfad 26b direkt zu einem Beobachtungspunkt eine Eingabe vorzunehmen, bei dem es sich um ein Schnittpunkt-Mehrfach-Eingabesignaturregister (MISR) 30 handelt. Ausgangssignale 27 des IC 22 werden am Ausgangs-MISR 25 empfangen. Risikofreie Eingangsmuster werden durch den Eingangsmustergenerator 21 erzeugt und an die primären Eingänge 24 und den Schnittpunkt 23 während des Testvorgangs angelegt. Ein neues Bit des risikofreien Eingangsmusters wird von der Fan-Out-Schaltung 31 durch den Pfad 26a in der Testbetriebsart angelegt. Nach Anwenden des risikofreien Eingangsmusters werden Reaktionen vom IC 22 im Ausgangs-MISR 25 kombiniert. Der Ausgangs-MISR 25 empfängt eine Abfolge von Eingangsreaktionen von den primären Ausgängen 27 des IC 22 und erzeugt eine abgeleitete Funktion hiervon bzw. eine erste Signatur. Reaktionen von Schnittpunkten 23 werden im Schnittpunkt-MISR 30 kombiniert, um eine zweite Signatur bereitzustellen.
Puffer 29 können im primären Eingangspfad 24b eingefügt werden, um das risikofreie Eingangsmuster in ausreichender Weise zu verzögern, um die primären Eingangspfade in fairer Weise zu testen, die mit einem Schnittpunkt verbunden sind. Es wurde gefunden, dass ein Übergang in dem risikofreien Eingangsmuster, welches an den primären Eingangspfad 24b angelegt ist, rascher am Ausgangs-MISR 25 auftritt als ein Übergang von einem gewöhnlichen primären Eingang 24a am Ausgang MISR 25 ankommt. Eine Signatur, die am Schnittpunkt MISR 30 berechnet wird, vermag einen Verzögerungsfehler nicht einzufangen bzw. zu ermitteln, wenn der Fehler ausreichend groß ist, um den Pfad vom primären Eingang 21 zum Ausgangs-MISR 25 zu verzögern. Ein Verzögerungsfehler zwischen dem Eingangsgenerator 21 und dem Ausgangs-MISR 25 kann größer sein als ein Verzögerungsfehler zwischen dem Schnittpunkt 23 und dem Ausgangs-MISR 25. Eine Signatur, die für einen Verzögerungsfehler zwischen dem Eingangssignaturgenerator 21 und dem Ausgangs-MISR 25 berechnet wird, ist nicht in der Lage, den kürzeren Verzögerungsfehler des Schnittpunkts 23 einzufangen. Die Anzahl von Puffern 29, die im System 20 verwendet werden, hängt von der berechneten Nominalverzögerung jedes Pfads ab, der vom Schnittpunkt 23 zum Ausgangs-MISR 25 getrieben ist. Puffer 29 verzögern den Übergang in ausreichender Weise, so dass eine Signatur durch den Ausgangs-MISR 25 in effektiver Weise evaluiert werden kann.
Fig. 3 zeigt ein Beispiel eines Risikoknotens 38, bei dem es sich um eine rekonvergente Fan-Out-Schaltung 31 handelt. Die rekonvergente Fan-Out-Schaltung 31 teilt sich in zumindest zwei Pfade auf, bevor sie erneut konvergiert bzw. rekonvergiert, und zwar an einem weiteren Punkt in der Schaltung. Signalparität kann definiert werden als die Anzahl von Inversionen, denen ein Signal unterliegt, wenn es entlang einem Pfad sich bewegt. Eine rekonvergente Fan-Out-Schaltung kann ein Risiko aufweisen, wenn die Pfade entgegengesetzte Signalparität aufweisen. Ausgangspfade 34, 36 von dem NAND-Gatter 32 rekonvergieren am OR-Gatter 38. Der Pfad 34 wird mit dem Inverter 35 invertiert, um eine ungerade Signalparität auf dem Pfad 37 zu erzeugen. Der Pfad 36 vom AND-Gatter 32 hat eine gerade Signalparität. Bei dem Risikoknoten 38 handelt es sich um ein OR-Gatter. Ein Risiko kann am Risikoknoten 38 auftreten, weil der Pfad 37 relativ zum Pfad 36 entgegengesetzte Signalparität aufweist. Der Pfad 36 oder der Pfad 37 können geschnitten bzw. durchtrennt werden, um ein Risiko am Risikoknoten 38 zu vermeiden. Wenn mehr als zwei rekonvergierende Pfade vorliegen, werden entweder sämtliche Pfade mit ungerader Parität oder sämtliche Pfade mit gerader Parität durchschnitten bzw. durchtrennt.
Es wurde gefunden, dass das Einfügen von Schnittpunkten in jedem rekonvergierenden Paar zum Einfügen von zu vielen Schnittpunkten in den IC 22 führen kann. Bevorzugt werden Schnittpunkte an minimalen Stellen bzw. Minimalstellen im IC 22 eingefügt, um dem IC minimale zusätzliche Hardware hinzuzufügen. Fig. 4 zeigt einen rekonvergenten Fan-Out 40 mit der minimalen Anzahl von eingeführten bzw. eingefügten Schnittpunkten. Der IC 22 kann einen rekonvergenten Fan-Out 40 aufweisen, der eine oder mehrere "K" gemeinsame Knoten 41 aufweist. Der Zyklus 1 startet ausgehend vom X&sub1;-Quellenknoten 45, quert die Pfade 46 und 44 zum Y&sub1;-Endknoten 54 und kehrt zurück zum X&sub1;-Quellenknoten 45 entlang dem Pfad 47 in entgegengesetzter Richtung. Der Zyklus 2 startet ausgehend vom X&sub2;-Quellenknoten 50, quert den Pfad 43 zum Y&sub2;-Endknoten 56 und kehrt entlang dem Pfad 44 in entgegengesetzter Richtung zurück. Der Knoten 41 ist gemeinsam für die Zyklen 1 und 2. Die Anzahl von Zyklen ("n"), die sich am Knoten K kreuzen bzw. schneiden, bedeutet, dass der Knoten K zumindest n Fan-Out-Leitungen aufweist. Ein Schnittpunkt wird am Fan-Out-Schaft des Knotens K eingefügt, um "n" Fan-Out-Leitungen vom Ausgang des Knotens K abzuschneiden und dadurch n-1 Schnittpunkte vom Hardware-Überhang des IC einzusparen.
Bei dem X&sub1;-Quellenknoten 45 handelt es sich um ein NAND-Gatter, welches Ausgangspfade 46 und 47 enthält. Bei dem X&sub2;-Quellenknoten 50 handelt es sich um ein OR-Gatter, das Ausgangspfade 43 und 44 enthält. Der Ausgangspfad 46 ist im Inverter 48 aufgenommen, der einen Eingang 44 zu dem Y&sub1;-Endknoten bereitstellt. Bei dem Y&sub1;-Endknoten 54 handelt es sich um ein OR-Gatter. Die Ausgangspfade 47 und 43 stellen einen Eingang zum bzw. für den Knoten 41 bereit. Der Ausgang 51 vom Knoten 41 wird am Y&sub1;-Endknoten 54 und dem Inverter 58 empfangen. Der Inverter 58 stellt einen Eingang bzw. ein Eingangssignal für den bzw. zum Y&sub2;-Endknoten 56 bereit. Bevorzugt wird der Schnittpunkt 23 eingefügt, nachdem Knoten 41 zwischen dem Y&sub1;-Endknoten 54 und dem Inverter 58 zum Schneiden eines Eingangs zu sowohl dem Y&sub1;-Endknoten 54 wie dem Y&sub2;-Endknoten 56 mit der minimalen Anzahl an Schnittpunkten.
Fig. 5 zeigt eine rekonvergente Fan-Out-Schaltung 60 mit einem K&sub1;-Knoten 74 und einem K&sub2;-Knoten 76 in gemeinsamer Ausführung. Der Pfad 61 wird durch die Zyklen 1 und 2 geteilt. Das Einfügen eines Schnittpunktes 23 zwischen den Knoten 74 und 76 ist optimal zum Verringern des Hardware-Überhangs.
Bei dem X&sub1;-Quellenknoten 62 handelt es sich um einen Exklusiv- OR, der Ausgangspfade 66 und 68 umfaßt. Der Pfad 66 stellt für den Inverter 77 ein Eingangssignal bereit, das für den Y&sub1;-Endknoten 78 ein Eingangssignal bereitstellt. Bei dem Y&sub1;-Endknoten 78 handelt es sich um ein NAND-Gatter. Bei dem X&sub2;-Quellenknoten 64 handelt es sich um ein NAND-Gatter, welches Ausgangspfade 70 und 72 enthält. Der Ausgangspfad 68 und der Ausgangspfad 70 werden am Knoten 74 empfangen bzw. aufgenommen. Bei dem Knoten 74 handelt es sich um ein AND-Gatter und bei dem Knoten 76 handelt es sich um ein OR-Gatter. Der Pfad 72 stellt für den Inverter 75 ein Eingangssignal bereit, welcher für den Y&sub2;-Endknoten 80 ein Eingangssignal bereitstellt. Bei dem Y&sub2;-Endknoten 80 handelt es sich um ein NAND-Gatter. Der Ausgang 61 von dem Knoten 74 stellt für den Knoten 76 ein Eingangssignal bereit. Der Ausgang 79 von dem Knoten 76 stellt für den Y&sub1;-Endknoten 78 und den Y&sub2;-Endknoten 80 ein Eingangssignal bereit. Bevorzugt wird der Schnittpunkt 23 im Pfad 61 zwischen dem Knoten 74 und dem Knoten 76 eingefügt. Bei dieser Anordnung werden Eingangspfade zum Y&sub1;-Endknoten 78 und Y&sub2;-Endknoten 80 durch Einfügung des Schnittpunktes 23 durchschnitten. Ein Schnittpunkt kann an beliebiger Stelle auf den rekonvergenten Pfaden mit entgegengesetzter Parität eingefügt werden. Demnach können Schnittpunkte entfernt von den kritischen Pfaden der Schaltung 2 eingefügt werden.
Fig. 6 zeigt ein Blockdiagramm eines Schnittpunkts 23, der zwischen dem X-Eingangsknoten 90 und dem Y-Ausgangsknoten 92 eingefügt wird. Der Ausgang 91 vom Eingangsknoten 90 ist mit dem Schnittpunkt 23 verbunden, und der Ausgang 93 des Schnittpunkts 23 ist mit dem Ausgangsknoten 92 verbunden. Der Ausgang 94 vom Eingangsmustergenerator 21 ist mit dem Schnittpunkt 23 verbunden und der Ausgang 96 vom Schnittpunkt 23 ist mit dem Schnittpunkt-MISR 30 verbunden. Steuereingänge bzw. Steuereingangssignale TEST und TEST werden an den Schnittpunkt 23 angelegt, um jeweils Verbindungen des Schnittpunkts 23 zwischen dem Eingangsknoten 90 und dem Ausgangsknoten 92 bereitzustellen und aufzulösen.
Fig. 7 zeigt ein Schaltungsdiagramm des Schnittpunkts 23 mit Testschaltern 100a, 100b und 100c. Ein Steuereingangssignal TEST wird der Testschaltung 100a zum Schließen der Schaltung 100a während des normalen Betriebs des IC 22 zugeführt. Ein Steuereingangssignal TEST wird an die Schaltungen 100b und. 100c zum Schließen der Schaltungen 100b und 100c angelegt, wenn der IC 22 sich in einer Testbetriebsart befindet.
Fig. 8A zeigt eine Implementation des Schnittpunkts 23 in einem NMOS-MOSFET-Logiksystem. Fig. 8B zeigt eine Implementation des Schnittpunkts 23 in einem komplementären MOS- FET(CMOS)-Logiksystem. Während des normalen Betriebs des IC 22 wird auf den Transistor 110a ein Test angewendet. Ein Test wird angewendet auf die Transistoren 100b und 100c während der TEST-Betriebsart des IC 22. Es wird bemerkt, dass weitere Logiksysteme, wie etwa TTL, ECL, BiCMOS sowie weitere Logiksysteme, die zum Stand der Technik gehören, mit den Lehren der vorliegenden Erfindung angewendet werden können.
Fig. 9 zeigt eine NAND-Implementation 120 eines XOR-Äquivalenz-Gatters. Ein X&sub1;-Quellenknoten 122 und X&sub2;-Quellenknoten 124 weisen zwei rekonvergente Pfade zu einem Y-Endknoten 142 auf, und zwar mit einem invertierten und einem nicht invertierten Pfad. Der Pfad 123 ausgehend vom Knoten 122 ist nicht invertiert, und der Pfad 121 ausgehend vom Knoten 122 ist durch den Inverter 126 invertiert. Der Pfad 125 ausgehend vom Knoten 124 ist nicht invertiert, und der Pfad 127 ist mit dem Inverter 128 invertiert. Die Pfade 129 und 125 sind an das NAND-Gatter 132 angelegt, und die Pfade 123 und 130 sind an das NAND-Gatter 134 angelegt. Ausgangssignale bzw. Ausgänge 136 und 138 sind an das NAND-Gatter 140 angelegt, welches an den Y-Endknoten 142 ein Ausgangssignal 142 liefert.
Fig. 10 zeigt eine Hardware-Modifikation der NAND-Implementation des XOR-Gatters 120 in NMOS-Implementation. Vier NMOS- Schalter werden verwendet, um die Konfiguration des XOR-Gat ters 120 derart zu ändern, dass der Quellenknoten X&sub1; ausschließlich invertierende Pfade zum Endknoten Y aufweist, und der Quellenknoten X&sub2; ausschließlich invertierende Pfade zum Knoten Y aufweist. NMOS-Schalter 144a, 144b, 144c und 144d sind eingefügt, um die Konfigurationen der NAND-Gatter 132 und 134 derart zu ändern, dass der Eingang 122 nicht invertierende Pfade zum Endknoten 142 aufweist, und der Eingang 124 invertierende Pfade zum Endknoten 142 aufweist. Der NMOS-Schalter 144a ist in den Pfad 121 ausgehend vom Knoten 122 zum Inverter 126 eingefügt, und der NMOS-Schalter 144b ist im Pfad 133 ausgehend vom Knoten 124 zum Inverter 126 eingefügt. Der NMOS- Schalter 144c ist im Pfad 131 ausgehend vom Knoten 122 zum NAND-Gatter 132 eingefügt und der NMOS-Schalter 144d ist im Pfad 135 ausgehend vom Knoten 124 zum NAND 132 eingefügt.
Fig. 11 zeigt ein zu Fig. 10 äquivalentes Diagramm mit festgelegtem Steuersignal TEST. Wenn der Knoten X&sub1; eingegeben wird und wenn der Knoten X&sub2; eingegeben wird, lautet die Logikfunktion für die Schaltung Y = X&sub1;X&sub2;. Die Pfade 150 und 152 ausgehend vom Knoten X&sub1; stellen für die NAND-Gatter 132 und 134 nicht invertierte Eingänge bzw. Eingangssignale bereit und die Pfade 154 und 156 sind mit jeweiligen Invertern 126, 128 invertiert, um den Gattern 132 und 134 invertierte Eingänge bzw. Eingangssignale zur Verfügung zu stellen. Die Pfade ausgehend von X&sub1; und X&sub2; zu Y besitzen eindeutige Signalparität.
Fig. 12 zeigt den Eingangsmustergenerator 160 zum Erzeugen von risikofreien Eingangsmustern, die für den in Fig. 2 gezeigten Eingangsmustergenerator 21 verwendet werden können. Bei einem Testmuster handelt es sich um eine Sequenz von Vektoren, in welchen jedes Element, welches den an die primären Eingänge anzulegenden Logikwert darstellt, einen der Werte 0, 1, einen abfallenden Übergang oder einen ansteigenden Übergang ein-, nimmt. Bei dem Eingangsmustergenerator 160 handelt es sich um einen modifizierten Johnson-Zähler zum Bereitstellen von mehr als zwei n Mustern. Einzelne Bits des Musters werden selektiv invertiert, um zu einem neuen Muster zu gelangen. Ausgänge bzw. Ausgangssignale 164 der Johnson-Zähler 161 werden an eine lineare Gruppierung von Zwei-Eingangs-XOR-Gattern 162 angelegt. Der Eingang 166 oder das XOR-Gatter 162 empfängt ein Steuersignal von Eingangsleitungen 168. Wenn ein hohes Steuersignal bzw. ein Steuersignal mit hoher Logik am XOR-Gatter 162 empfangen wird, wird ein entsprechendes Bit des Johnson-Zählers 163 komplementiert. Wenn beispielsweise das Ausgangssignal des Johnson-Zählers 11111 lautet und ein Komplement an das höchstwertige Bit angelegt wird, lautet das angelegte Muster 01111, und wenn kein Komplement angelegt wird, lautet das Muster 11111. Bei dem modifizierten Johnson-Zähler wechseln erzeugte Muster zyklisch zwischen komplementären Mustern und nicht-komplementären Mustern ab, um aufeinanderfolgende Ein-Bit-Übergangsänderungen zu erzeugen. Eine Darstellung eines modifizierten Johnson-Schemas ist in Tabelle 1 gezeigt. TABELLE 1
C (Bit 4) - Komplementäres Bit -4
NC - kein Komplement
Jedes komplementierte Bit erzeugt 2x (# des Johnson-Zählermusters)
oder 2 · (2n) = 4n Muster.
Ein paarweises Komplementierungsschema kann verwendet werden, um risikofreie Eingangsmuster zu erzeugen. In einem paarweisen Schema können zwei Bits gleichzeitig komplementiert werden. Beispielsweise können die dritten und vierten Bits für die Komplementierung gewählt werden. Ein nicht-komplementiertes Muster der dritten und vierten Bits wird als das erste Muster angelegt. Das vierte Bit wird als das zweite Muster komplemen tiert. Das dritte Bit komplementiert zusammen mit dem vierten. Bit wieder das dritte Muster. Das vierte Bit ist nicht komplementiert und das dritte Bit ist für das vierte Muster komplementiert und sowohl das dritte Bit wie das vierte Bit sind für das fünfte Muster nicht komplementiert. Ein paarweises Komplementierungsschema hat eine Zykluslänge von 5 · 2 n Mustern. Es wird bemerkt, dass andere Komplementierungsschemata zum Erzeugen risikofreier Eingangsmuster verwendet werden können.
Fig. 13 zeigt ein System 20 mit einem Taktgeber 200 für den Schnittpunkt-MISR 30. Ein Signal ausgehend vom Pfad 26b zum Schnittpunkt-MISR 30 kann vor einem Signal von den primären Eingängen 24 zum Ausgangs-MISR 25 auf dem Pfad 26a eintreffen. Der Schnittpunkt-MISR 30 sollte zu den richtigen Zeitpunkten getaktet werden, um eine faire Signatur in dem Schnittpunkt- MISR 30 zu evaluieren, die die exakte Verzögerung der Pfade reflektiert bzw. wiedergibt, die geschnitten bzw. durchschnitten wurden. Der Taktgeber 200 arbeitet zu einem früheren Zeitpunkt als der Systemtaktgeber 202 des IC 22. Bevorzugt ist der Taktgeber 200 durch eine Phase verschoben, die von der Gesamtverzögerung der Pfade abhängt, die an den Schnittpunkten 23 durchschnitten wurden.
In einer ersten Ausführungsform wird eine Simulation des BIST- Systems 20 verwendet, um Risikoknoten zu ermitteln, und um das Einfügen von Schnittpunkten 23 in das BIST-System 20 optimal zu analysieren. Eine Risiko-Modellerstellungsalgebra kann verwendet werden, um die Risikoknoten der getesteten Schaltung zu simulieren. Bevorzugt kann eine 13-wertige Chakraborty-Risiko- Modellerstellungsalgebra für das Modellerstellungs-BIST-System 20 erläutert werden, wie in T. J. Chakraborty, Vishwani D. Agrawal und M. L. Bushnell, Path Delay Fault Testing For Logic Circuits, Proceedings of the 29th Design Automation Conference, S. 165-172, Juni 1992, erläutert. In dieser Algebra sind Logikwerte von zwei aufeinanderfolgenden Taktperioden durch einen Übergangszustand beschrieben. Drei Signalzustände (0, 1 und X) stellen neun Übergangszustände dar, und achtzehn Übergänge mit einem Risiko- oder risikofreien Zustand. Diese achtzehn Werte kollabieren gegebenenfalls in dreizehn einzigartige Werte und jeder ist durch ein Triplett wiedergegeben. Beispielsweise stellt 1 h 0 einen logischen Übergang von 1 auf 0 mit einem dazwischenliegenden Risiko dar, während 1 nh 0 denselben Übergang ohne Risiko darstellt. Die Tabelle 2 zeigt die verschiedenen Übergangszustände mit einer entsprechenden numerischen Kodierung. Das Symbol "-" steht für einen Zustand, demnach ein Risiko vorliegen oder nicht vorliegen kann (unbekannter Status). Die Risiko-Einfangalgebras, die bei der vorliegenden Erfindung verwendet werden können, sind folgende erläuterten Algebras: Smith Algebra, "Model for Delay Faults based upon Paths", Gordon L. Smith, IBM, Proceedings of the 1985 International Test Conference, S. 342-349, 1985; Reddy Algebra, "On Delay Fault Testing in Logic Circuits", C. J. Lin und S. M. Reddy, IEEE Transactions on Computer-aided Design, 6(5): 694-703, Sept. 1987; und Schulz et al. Algebra, "Advanced Automatic Test Pattern Generation Techniques for Path Delay Faults", M. H. Schulz, F. Fuchs und F. Fink, Proceedings of the 19th Symposium on Fault-tolerant Computing, S. 44-51, Juni 1989. TABELLE 2 DREIZEHN-WERTIGE ALGEBRA
Eine Wahrheitstabelle für jeden Gatter-Typ ist in der Simulation zum Ermitteln von Ausgangswerten implementiert. Wenn beispielsweise für ein AND-Gatter zwei entgegengesetzte Übergänge ohne Risiko eingegeben werden, muß der Ausgang bzw. das Ausgangssignal einen Risikowert enthalten. Während der Schaltungssimulation wird eine modifizierte Johnson-Mustersequenz an simulierte Eingänge angelegt, um Risikoknoten zu ermitteln. Wenn ein Risikoknoten ermittelt wird, werden Pfade, die zu dem Risikoknoten führen, zu dem primären Eingang verfolgt bzw. rückverfolgt, der einen Übergang aufwies, um Pfade mit entgegengesetzten Übergängen zu ermitteln. Eine Signatur wird durch die Simulation erzeugt und mit einem korrekten Wert verglichen.
Fig. 14 zeigt die durch Simulation geführte Pfadverfolgung durch Anlegen risikofreier Eingangsmuster zum Ermitteln von Risikoknoten. Risikoknoten werden durch folgende Übergänge durch den IC 22 ermittelt. Ein risikofreies Eingangsmuster "1100" wird an die primären Eingänge 302, 304, 306 und 308 angelegt. Ein fallender Übergang wird an den primären Eingang 310 angelegt, was zu einem Risiko am bzw. im NOR-Gatter 324 führt. Ein Pfadsuchvorgang startet mit dem primären Eingang 310 durch die AND-Gatter 318 und 320 zum NOR-Gatter 324. Zu dem AND-Gatter 314 und dem NOR-Gatter 322 führende Pfade werden vermieden, weil auf diesen keine Übergänge vorliegen.
Ergebnisse für ein robustes Verzögerungsfehlertesten mit dem BIST-System 20 sind in der Tabelle 3 gezeigt. TABELLE 3 VERZÖGERUNGSFEHLER-BIST-ERFASSUNGSGEBIETE FÜR TESTSCHALTUNGEN
Die Ergebnisse zeigen auf, dass ein größeres Erfassungsgebiet, als 97% für die getesteten Vergleichsschaltungen abgedeckt wurde.
In einer zweiten Ausführungsform werden Risikoknoten durch Abzählen der dominierten Gatter in der Schaltung identifiziert. Beispielsweise dominiert das Gatter A das Gatter B, wenn sämtliche Pfade ausgehend von A zu einem Schaltungsausgang durch das Gatter B sich hindurcherstrecken. Das Gatter A kann als Dominator definiert werden. Nachdem die Dominatoren im IC 22 identifiziert wurden, kann ein Graphikalgorithmus verwendet werden, um Pfade in der Schaltung zwischen Dominatoren abzuzählen, um den IC 22 abzutasten bzw. rückzuverfolgen. Von bzw. aus dem Graphikalgorithmus können die Punkte in der Schaltung, an welchen ein Schnittpunkt eingefügt werden soll, ermittelt werden. Jedem Pfad des IC 22 wird eine Parität zugeordnet. Wenn ein Knoten häufiger als einmal angetroffen wird, wird ihm entweder eine Parität "SÄMTLICHE GERADE", die anzeigt, dass sämtliche Pfade gerade sind, "SÄMTLICHE UNGERADE", die anzeigt, dass sämtliche Pfade ungerade sind, oder "BEIDE" zugeordnet, die ein Gemisch aus geraden und ungeraden Paritätspfaden anzeigt.
Fig. 15 zeigt den Gebrauch eines Graphikalgorithmussystems 350 zum Abtasten bzw. Rückverfolgen der Fan-Out-Schaltung 31, die in Fig. 3 gezeigt ist. Ein D&sub1;-Dominator 352 weist einen Pfad 364 auf, dem ODD-Parität zugeordnet ist. Pfade 354 und 356 zum D&sub2;-Dominator 362 sind GERADE Parität zugeordnet. Der D&sub2;-Dominator 362 weist eine Parität auf, die als BEIDE definiert ist, was einem Risikoknoten entspricht. Die Parität am D&sub2;-Dominator 362 ist auf GERADE oder UNGERADE durch einen Entkopplungspfad zwischen dem D&sub1;-Dominator 352 und dem D&sub2;-Dominator 362 festge legt. Ein Schnittpunkt 413 ist in dem Pfad 358 eingefügt, um, die Pfade zwischen D&sub1; und D&sub2; zu entkoppeln.
Wenn ein Knoten DY in einem Fan-Out-Bereich eines weiteren Knotens einen Knoten-D&sub2;-Dominator 362 umfaßt, der die Parität BEIDE aufweist, ist dem Knoten DY eine Parität "SCHATTEN" zugeordnet. Die Parität SCHATTEN ist definiert als Knoten, der nicht im aktuellen Durchlauf der Graphikanalyse berücksichtigt ist. Pfade zum Knoten DY werden beim aktuellen Durchlauf nicht berücksichtigt, bis die Parität von D&sub2; entweder als UNGERADE oder GERADE entschieden ist. UNGERADE und GERADE Paritätspfade sind von denselben Knoten startend und an diesen endend gruppiert, um ein Duplizieren dieser Pfade für Knoten zu vermeiden, die durch denselben Knoten getrieben sind. Fig. 16 zeigt einen Graphikalgorithmus zum Abtasten der Schaltung 400. Ein DX-Dominator 402 weist einen Pfad 404 zu einem DY-Dominator 406 auf. Ein D&sub1;-Dominator 408 weist Pfade 410, 412 und 414 zu einem D&sub2;-Dominator 416 auf. Pfade 410 und 414 weisen GERADE Parität auf. Ein Inverter 418 stellt dem Pfad 412 eine UNGERADE Parität zur Verfügung. Einem D&sub2;-Dominator 416 ist die Parität BEIDE zugeordnet. In dem aktuellen Durchlauf des Graphikalgorithmus ist dem DY-Dominator 406 die Parität SCHATTEN zugeordnet. Ein Schnittpunkt 413 kann in den Pfad 412 eingefügt werden, um den D&sub1;-Dominator 402 und den D&sub2;-Dominator 406 zu entkoppeln, um eine GERADE Parität dem D&sub2;-Dominator 402 zur Verfügung zu stellen. Nachdem der Schnittpunkt 413 eingefügt ist, hat der DY- Dominator 406 GERADE Parität.
Knoten, welche die maximale Anzahl von Pfaden entkoppeln, sind für die Einfügung von Schnittpunkten gewählt. Eine Gruppe von Pfaden mit GERADER Parität mit m Pfaden einer UNGERADEN Parität und n Pfaden GERADER Parität bilden eine Pfadgruppe äqui valent zu m · n Pfadpaaren. Wenn ein Schnittpunkt in einen, GERADEN (UNGERADEN) Paritätspfad eingefügt ist, ist er äquivalent zum Entkoppeln von m(n) Pfadpaaren. Den Knoten der Pfadgruppe sind Gewichte zugeordnet, um den optimalen Knoten zu ermitteln, in den ein Schnittpunkt eingefügt werden soll. Jeder Knoten in dem Pfad GERADER (UNGERADER) Parität ist ein Gewicht m(n) zugeordnet. Wenn der Knoten auch in den übrigen Pfadgruppen vorliegt, wird das Knotengewicht durch Hinzuaddieren sämtlicher durch Pfadgruppengewichte berechnet.
Nachdem ein Schnittpunkt an einem Knoten eingefügt ist, werden sämtliche Pfade des Knotens als risikofrei festgelegt. Wenn zusätzliche Pfade in der Schaltung vorliegen, werden Gewichte für die Einfügung zusätzlicher Schnittpunkte berechnet und die zusätzlichen Schnittpunkte werden eingefügt. Der Graphikalgorithmus wird fortgesetzt, bis die gesamte Schaltung abgetastet bzw. rückverfolgt worden ist.
Fig. 17 zeigt eine Alternative der Verwendung von Schnittpunkten zum Eliminieren von Risikoknoten im IC 22 im Block 13 von Fig. 1. Die Fan-Out-Schaltung 500 umfaßt ein AND-Gatter 501, welches durch einen Pfad 502 mit dem NAND-Gatter 504 verbunden ist. Der Pfad 506 ist durch einen Inverter 508 invertiert. Ein Exklusiv-OR-Gatter 510 ist in den Pfad 508 eingefügt, um in der Fan-Out-Schaltung 500 Risiken zu eliminieren. Das Exklusiv-OR-Gatter 510 weist einen Eingang 508, einen TEST-Eingang 510 und einen Ausgang 514 auf. Der Ausgang 516 bzw. das Ausgangssignal 516 wird am NAND-Gatter 504 empfangen.
Im normalen Betrieb der Schaltung 500 wird ein TEST-Signal "0" an den Eingang 512 angelegt. Das Signal am Eingang 508 ist dabei dasselbe wie das Signal am Ausgang 514. Das NAND-Gatter hat eine UNGERADE Parität ausgehend vom Pfad 502, und eine. GERADE Parität ausgehend vom Pfad 514, und es handelt sich um einen Risikoknoten. Während des Testvorgangs ist das TEST- Signal mit "1" gewählt. Das Exklusiv-OR-Gatter 510 invertiert den Pfad 508 in eine GERADE Parität, um im NAND-Gatter 504 eine Risikoknoten zu eliminieren.
Der Gebrauch eines Exklusiv-OR-Gatters zum Eliminieren von Risiken hat den Vorteil, die Hardware zu reduzieren, welche dem IC hinzugefügt wird. Der Gebrauch einer Schnittpunktschaltung zum Eliminieren von Risiken hat den Vorteil, dass von dem Schnittpunkt-MISR zur Beobachtung und Steuerung des IC zusätzliche Information bereitgestellt wird.
Die vorliegende Erfindung hat den Vorteil der Bereitstellung eines robusten An-Bord-Selbsttestens von Verzögerungsfehlern in integrierten Schaltungen. Risikoknoten der Schaltung werden ermittelt. Ein Schnittpunkt wird eingefügt, um ein Risiko am bzw. im Risikoknoten zu eliminieren. Das Signal auf der Schnittlinie wird zu einem Beobachtungspunkt-Schnittpunkt-MISR während des Testens der Schaltung umgeleitet. Das Signal, welches normalerweise aus dem Schnittpunkt austreten (Fan-Out) würde, wird stattdessen durch ein risikofreies Muster getrieben, das durch einen zusätzlichen primären Eingang erzeugt wird, der der Schaltung hinzugefügt wird. Eine Signatur wird am Ausgang der Schaltung berechnet und eine zweite Signatur wird am Beobachtungspunkt berechnet. Risikofreie Eingangsmuster werden an die Schaltung angelegt und die berechneten Signaturen werden mit bekannten guten Signaturen verglichen. Das System hat den Vorteil, Verzögerungsfehler für zahlreiche integrierte Schaltungen rasch zu ermitteln.
Während die Erfindung unter Bezug auf ihre bevorzugte Ausführungsform erläutert wurde, erschließen sich dem Fachmann Modifikationen, die ohne weiteres am Aufbau und der Form der Erfindung vorgenommen werden können, die durch die anliegenden Ansprüche festgelegt ist, ohne hiervon abzuweichen.

Claims

1. Verfahren zum robusten Verzögerungsfehlertesten einer integrierten Schaltung, aufweisend die Schritte:

Ermitteln von Risikoknoten in der integrierten Schaltung;

Einfügen von Schnittpunkten an den Risikoknoten zum Umleiten eines Eingangssignals zu den Risikoknoten zu einem Beobachtungspunkt;

Anlegen einer Abfolge von ersten Eingangsmustern an die integrierte Schaltung auf Pfaden der integrierten Schaltung mit den Schnittpunkten zum Erzeugen von Schnittpunktreaktionen;

Anlegen einer Abfolge von zweiten Eingangsmustern an die integrierte Schaltung auf Pfaden der integrierten Schaltung ohne Schnittpunkte zum Erzeugen von Reaktionen der integrierten Schaltung;

Kombinieren der Schnittpunktreaktionen von der integrierten Schaltung, die am Beobachtungspunkt der integrierten Schaltung empfangen werden, um eine erste Signatur zu erzeugen;

Kombinieren der Ausgangsreaktionen der integrierten Schaltung zur Erzeugung einer zweiten Signatur, und

Vergleichen der ersten und zweiten Signaturen mit einer bekannten korrekten ersten und zweiten Signatur für die integrierte Schaltung.

2. Verfahren nach Anspruch 1, außerdem aufweisend die Schritte:

Identifizieren von XOR- und Äquivalenz-Gattern in der integrierten Schaltung, wobei die XOR- und Äquivalenz-Gatter einen ersten Pfad ausgehend von einem ersten Eingangsknoten zu einem Ausgangsknoten und einem zweiten Pfad von einem zweiten Eingangsknoten zu dem Ausgangsknoten aufweisen, und

Modifizieren der XOR- und Äquivalenz-Gatter derart, dass der erste. Pfad invertiert und der zweite Pfad nicht invertiert ist, um in den Gattern Risiken vor dem Schritt der Anlegung einer Abfolge von Eingangsmustern an die integrierte Schaltung zu eliminieren.

3. Verfahren nach Anspruch 1 oder 2, wobei die Eingangsmuster risikofreie Eingangsmuster sind.

4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die Eingangsmuster durch einen modifizierten Johnson-Zähler erzeugt werden.

5. Verfahren nach einem der Ansprüche 1 bis 4, wobei der Schritt der Einfügung von Schnittpunkten an den Risikoknoten das Ermitteln gemeinsamer Risikoknoten und Einfügen des Schnittpunkts vor dem gemeinsamen Risikoknoten umfassen.

6. Verfahren nach Anspruch 5, wobei die ersten und zweiten gemeinsamen Knoten ermittelt werden, und wobei das Verfahren außerdem den Schritt aufweist:

Einfügen des Schnittpunkts zwischen den ersten und zweiten gemeinsamen Knoten.

7. Verfahren nach Anspruch 5 oder 6, wobei die Risikoknoten durch einen Graphikalgorithmus zum Abtasten der integrierten Schaltung ermittelt werden.

8. Verfahren nach Anspruch 5 oder 6, wobei die Risikoknoten durch Anwenden einer Risikosimulationsalgebra auf die integrierte Schaltung ermittelt werden.

9. Verfahren nach Anspruch 8, wobei die Risikosimulationsalgebra ausgewählt ist aus der Gruppe, die eine 13-wertige Chakraborty-Algebra, eine Smith-Algebra, eine Reddy-Algebra und eine Schultz et al. -Algebra umfaßt.

10. Verfahren nach einem der Ansprüche 1 bis 9, aufweisend den Schritt, Risikoknoten während des Testens der Schaltung durch Einfügen eines Exklusiv-OR-Gatters an dem Risikoknoten zu eliminieren, um während des Testvorgangs eine entgegengesetzte Parität am Risikoknoten zu eliminieren.

11. System zum robusten Verzögerungsfehlertesten einer integrierten Schaltung, aufweisend:

Eingänge (24) und Ausgänge (27), die mit der integrierten Schaltung (22) verbunden sind;

ein Mittel (15) zum Ermitteln von Risikoknoten der Eingänge in der integrierten Schaltung;

Mittel (13) zum Einfügen von Schnittpunkten (23) an den Risikoknoten zum Umleiten der Abfolge von ersten Eingangsmustern zu dem Risikoknoten zu einem Schnittpunkt-Mehrfach-Eingangs-Signaturregister (30);

Mittel (160-168) zum Erzeugen einer Abfolge von ersten (21b) und zweiten (21a) risikofreien Eingangsmustern, die mit den Eingängen gekoppelt bzw. verbunden sind;

Mittel (16) zum Anlegen der Abfolge der ersten Eingangsmuster an Pfade der integrierten Schaltung mit Schnittpunkten zum Erzeugen einer Schnittpunktausgangsreaktion;

wobei das Schnittpunkt-Mehrfach-Eingabe-Signaturregister, (30) die Schnittpunktausgangsreaktion empfängt und die Schnittpunktausgangsreaktion kombiniert, um eine erste Signatur zu erzeugen;

Mittel (16) zum Anlegen der Abfolge von zweiten Eingangsmustern an Pfade der integrierten Schaltung ohne Schnittpunkte zur Erzeugung von Ausgangsreaktionen der integrierten Schaltung;

ein Ausgangs-Mehrfach-Eingabe-Signaturregister (25) zum Empfangen der Ausgangsreaktion der integrierten Schaltung und Kombinieren der Ausgangsreaktion zur Erzeugung einer zweiten Signatur, und;

Mittel (17) zum Vergleichen der ersten und zweiten Signatur mit einer bekannten korrekten ersten und zweiten Signatur für die integrierte Schaltung.

12. System nach Anspruch 11, wobei die Schnittpunkte in einem NMOS-MOSFET- oder CMOS-MOSFET-Logiksystem implementiert sind.

13. System nach Anspruch 11 oder 12, außerdem aufweisend: Mittel zum Ermitteln von XOR- und Äquivalenz-Gattern in der integrierten Schaltung, wobei das XOR- und Äquivalenz- Gatter einen ersten Pfad von einem ersten Eingangsknoten zu einem Ausgangsknoten und einem zweiten Pfad von einem zweiten Eingangsknoten zu dem Ausgangsknoten umfaßt, und Mittel zum Modifizieren der XOR- und Äquivalenz-Gatter in der integrierten Schaltung derart, dass der erste Pfad invertiert und der zweite Pfad nicht invertiert ist, um Risiken auf den Gattern zu eliminieren.

14. System nach einem der Ansprüche 11 bis 13, außerdem aufweisend:

Zumindest einen Puffer (29), der zwischen den Eingängen und den Schnittpunkten angeordnet ist.

15. System nach einem der Ansprüche 11 bis 14, außerdem aufweisend einen modifizierten Johnson-Zähler zum Erzeugen des risikofreien Eingangsmusters.

16. System nach Anspruch 15, wobei der modifizierte Johnson- Zähler (161, 167) eine Ein-Bit-Komplementierung umfaßt.

17. System nach Anspruch 15, wobei der modifizierte Johnson- Zähler (161, 167) eine Zwei-Bit-Komplementierung umfaßt.

18. System nach einem der Ansprüche 11 bis 17, wobei der Risikoknoten eine rekonvergierende Fan-Out-Schaltung ist, wobei die Fan-Out-Schaltung Eingänge mit entgegengesetzter Polarität aufweist.

19. System nach einem der Ansprüche 11 bis 18, außerdem aufweisend:

Einen Phasen-Verschiebungstaktgeber (200) auf dem zweiten MISR-Register zum Sicherstellen eines fairen Testens der Pfadausbreitungsverzögerungen.