JP2641968B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JP2641968B2 JP2641968B2 JP2250870A JP25087090A JP2641968B2 JP 2641968 B2 JP2641968 B2 JP 2641968B2 JP 2250870 A JP2250870 A JP 2250870A JP 25087090 A JP25087090 A JP 25087090A JP 2641968 B2 JP2641968 B2 JP 2641968B2
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- gates
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置に関し、特にゲート遅延時間測
定回路で被測定ゲートの出力に負荷ゲートの入力端子を
接続した集積回路装置に関する。
定回路で被測定ゲートの出力に負荷ゲートの入力端子を
接続した集積回路装置に関する。
通常、製品としての集積回路装置を設計する際、個々
のゲートの遅延時間等のデータが必要な場合がある。こ
の場合、あらかじめ測定用の各種の回路を盛り込んだ集
積回路装置を作り、各種のデータを得ている。この中で
ゲートの出力に負荷ゲートが接続された場合のゲート遅
延時間を測定する回路を有する集積回路装置がある。
のゲートの遅延時間等のデータが必要な場合がある。こ
の場合、あらかじめ測定用の各種の回路を盛り込んだ集
積回路装置を作り、各種のデータを得ている。この中で
ゲートの出力に負荷ゲートが接続された場合のゲート遅
延時間を測定する回路を有する集積回路装置がある。
この種の集積回路装置の従来例を第５図に示す。これ
はまずデコーダ及びセレクタにより、測定パスP1を選択
し、入力端子A2から出力端子B1間の遅延時間Tpd1を測定
する。次に、リファレンスパスP2を選択し、同じくTpd2
を測定して、（Tpd1−Tpd2）／ゲート段数の計算より被
測定ゲート１段分の遅延時間を求めることができる。
はまずデコーダ及びセレクタにより、測定パスP1を選択
し、入力端子A2から出力端子B1間の遅延時間Tpd1を測定
する。次に、リファレンスパスP2を選択し、同じくTpd2
を測定して、（Tpd1−Tpd2）／ゲート段数の計算より被
測定ゲート１段分の遅延時間を求めることができる。
同図において、負荷ゲートとして接続されたゲートF3
1〜F36の出力は開放状態である為、ゲートへの接続線の
断線及びゲート自身の不良が生じた場合、この不良を外
部から判別することが不可能である。従って、負荷ゲー
トを接続した場合の正確な遅延時間のデータを得ること
ができず、またチップ全体の静止電源電流を測定する際
に正確な測定ができないという欠点があった。
1〜F36の出力は開放状態である為、ゲートへの接続線の
断線及びゲート自身の不良が生じた場合、この不良を外
部から判別することが不可能である。従って、負荷ゲー
トを接続した場合の正確な遅延時間のデータを得ること
ができず、またチップ全体の静止電源電流を測定する際
に正確な測定ができないという欠点があった。
上記欠点を補う為、第６図に示すように、負荷ゲート
の出力を全て外部端子にすることも行なわれているが、
この場合外部端子が増大するという欠点があった。
の出力を全て外部端子にすることも行なわれているが、
この場合外部端子が増大するという欠点があった。
そこで、これら上記欠点を補う為、第７図で示すよう
に、負荷ゲートの出力をNANDゲートやセレクト回路等で
まとめて、１出力外部端子とし、負荷ゲートの不良を判
別する方法をとっていた。
に、負荷ゲートの出力をNANDゲートやセレクト回路等で
まとめて、１出力外部端子とし、負荷ゲートの不良を判
別する方法をとっていた。
上述した従来の集積回路装置は、被測定ゲートに負荷
ゲートとして接続されたゲートの出力をNANDゲートやセ
レクタ回路等でまとめて１出力外部端子とし、負荷ゲー
トの不良を検出する方法をとっているので、内部回路が
複雑になり、占有面積が増え、設計工数がかかるという
欠点がある。
ゲートとして接続されたゲートの出力をNANDゲートやセ
レクタ回路等でまとめて１出力外部端子とし、負荷ゲー
トの不良を検出する方法をとっているので、内部回路が
複雑になり、占有面積が増え、設計工数がかかるという
欠点がある。
さらに、負荷ゲート不良検出の為に外部端子が１測定
回路につき、少なくとも１つ以上必要となり、チップの
外部端子を増大させなければならないという欠点があ
る。
回路につき、少なくとも１つ以上必要となり、チップの
外部端子を増大させなければならないという欠点があ
る。
本発明の目的は、以上の欠点を解消して、内部回路を
増大させることなく簡単にかつ最小限の外部端子で負荷
ゲートの不良を検出できる集積回路装置を提供すること
にある。
増大させることなく簡単にかつ最小限の外部端子で負荷
ゲートの不良を検出できる集積回路装置を提供すること
にある。
本発明の集積回路装置は、直列接続された複数の被測
定ゲート各段のレベル状態を出力する手段と、前記各段
出力の１つを第１の入力とし前段からの出力を第２の入
力とする第１及び第２の負荷論理ゲートを交互に直列接
続することにより構成された負荷ゲート群と、前期被測
定ゲートの最終段からの出力と前記負荷ゲート群の出力
を入力とする論理ゲートとを有することを特徴とする。
定ゲート各段のレベル状態を出力する手段と、前記各段
出力の１つを第１の入力とし前段からの出力を第２の入
力とする第１及び第２の負荷論理ゲートを交互に直列接
続することにより構成された負荷ゲート群と、前期被測
定ゲートの最終段からの出力と前記負荷ゲート群の出力
を入力とする論理ゲートとを有することを特徴とする。
次に本発明について図面を参照して説明する。第１図
は本発明の一実施例を示す回路図で、図の点線内が本発
明の負荷ゲート不良検出回路である。F1〜F6は被測定ゲ
ートG1〜G6に対する負荷ゲートでNAND NORを交互に接
続した構成となっている。入力端子A1は遅延時間測定モ
ードと負荷ゲート不良検出モードの切り換え端子となっ
ており、A1をロウレベルにした場合、負荷ゲートF1〜F6
のうちのNANDゲートに入力される１入力は常にロウレベ
ル、NORゲートに入力される１入力は常にハイレベルと
なる。従って、負荷ゲートF1〜F6の出力状態は、ハイレ
ベルもしくはロウレベルに固定されるため、NORゲートE
1の入力端子H1は常にロウレベルとなる。その結果、NOR
ゲートE1の出力レベルはもう１つの入力端子H2の入力レ
ベルに応答して反転論理を示すことになる。つまり、デ
コーダ及びセレクタで遅延時間測定パスP1を選択するこ
とにより、入力端子A2から出力端子B1の遅延時間Tpd1を
求め、同様にデコーダ及びセレクタでリファレンスパス
P2を選択し入力端子A2から出力端子B1の遅延時間Tpd2を
求め、（Tpd1−Tpd2）／ゲート段数の計算をすることに
より、ゲート１段当りの遅延時間を求めることができ
る。
は本発明の一実施例を示す回路図で、図の点線内が本発
明の負荷ゲート不良検出回路である。F1〜F6は被測定ゲ
ートG1〜G6に対する負荷ゲートでNAND NORを交互に接
続した構成となっている。入力端子A1は遅延時間測定モ
ードと負荷ゲート不良検出モードの切り換え端子となっ
ており、A1をロウレベルにした場合、負荷ゲートF1〜F6
のうちのNANDゲートに入力される１入力は常にロウレベ
ル、NORゲートに入力される１入力は常にハイレベルと
なる。従って、負荷ゲートF1〜F6の出力状態は、ハイレ
ベルもしくはロウレベルに固定されるため、NORゲートE
1の入力端子H1は常にロウレベルとなる。その結果、NOR
ゲートE1の出力レベルはもう１つの入力端子H2の入力レ
ベルに応答して反転論理を示すことになる。つまり、デ
コーダ及びセレクタで遅延時間測定パスP1を選択するこ
とにより、入力端子A2から出力端子B1の遅延時間Tpd1を
求め、同様にデコーダ及びセレクタでリファレンスパス
P2を選択し入力端子A2から出力端子B1の遅延時間Tpd2を
求め、（Tpd1−Tpd2）／ゲート段数の計算をすることに
より、ゲート１段当りの遅延時間を求めることができ
る。
次に入力端子A1をハイレベルにした場合、被測定ゲー
トG1〜G6の出力状態に対してそれぞれ接続している負荷
ゲートF1〜F6の出力状態は、被測定ゲートG1がハイレベ
ルなら負荷ゲートF1はロウレベルとなり被測定ゲートG1
がロウレベルなら負荷ゲートF1はハイレベルとなるとい
うように、常に逆の論理レベルを出力する。NORゲートE
1の２つの端子H1,H2は異なるレベル状態が入力されるた
め、出力は常にロウレベルとなる。
トG1〜G6の出力状態に対してそれぞれ接続している負荷
ゲートF1〜F6の出力状態は、被測定ゲートG1がハイレベ
ルなら負荷ゲートF1はロウレベルとなり被測定ゲートG1
がロウレベルなら負荷ゲートF1はハイレベルとなるとい
うように、常に逆の論理レベルを出力する。NORゲートE
1の２つの端子H1,H2は異なるレベル状態が入力されるた
め、出力は常にロウレベルとなる。
従って、デコーダセレクタで遅延時間測定パスP1を選
択し、入力端子A2の入力レベルにかかわらず出力端子B1
の出力状態が常にロウレベルであることを調べれば、負
荷ゲートの不良を検出することができる。
択し、入力端子A2の入力レベルにかかわらず出力端子B1
の出力状態が常にロウレベルであることを調べれば、負
荷ゲートの不良を検出することができる。
第２図は本発明の他の実施例を示す回路図である。本
発明は負荷ゲートF1〜F6のNAND NORゲートの接続の順
序を第１の実施例の場合と逆にしたものである。この場
合、出力ゲートD1はNANDゲートなり、入力端子A1の論理
機能を逆にすることにより、第１の実施例と同様の機能
を実現できる。
発明は負荷ゲートF1〜F6のNAND NORゲートの接続の順
序を第１の実施例の場合と逆にしたものである。この場
合、出力ゲートD1はNANDゲートなり、入力端子A1の論理
機能を逆にすることにより、第１の実施例と同様の機能
を実現できる。
被測定ゲートに複数のゲートが接続されたゲートの遅
延時間が必要な場合がある。第３図は複数の負荷ゲート
が接続された一例で、２つの負荷ゲートが接続された場
合の負荷ゲート不良検出回路を示す回路図である。２つ
の負荷ゲートF1,F11を平列に接続することにより２つの
負荷ゲートを実現でき、入力端子A1の切り換えで第１の
実施例と同様の機能を得ることができる。
延時間が必要な場合がある。第３図は複数の負荷ゲート
が接続された一例で、２つの負荷ゲートが接続された場
合の負荷ゲート不良検出回路を示す回路図である。２つ
の負荷ゲートF1,F11を平列に接続することにより２つの
負荷ゲートを実現でき、入力端子A1の切り換えで第１の
実施例と同様の機能を得ることができる。
第４図は複数の負荷ゲートが接続されたもう１つの例
で、２つの負荷ゲートが接続された場合の負荷ゲート不
良検出回路を示す回路図である。負荷ゲートF21を多入
力ゲートとすることで２つの負荷ゲートを実現でき、入
力端子A1の切り換えで第１の実施例と同様の機能を得る
ことができる。
で、２つの負荷ゲートが接続された場合の負荷ゲート不
良検出回路を示す回路図である。負荷ゲートF21を多入
力ゲートとすることで２つの負荷ゲートを実現でき、入
力端子A1の切り換えで第１の実施例と同様の機能を得る
ことができる。
以上説明したように本発明は負荷ゲートとして用いる
ゲートをNANDゲートとNORゲートを交互に縦列配置し負
荷ゲート不良検出回路を構成することにより、内部回路
を増大させることはなく負荷ゲートの不良を検出するこ
とができる。しかも必要とする外部端子は、入力端子の
みで済み、この端子はチップ内に同様の遅延時間測定回
路が存在する場合は共通にすることができる為、外部端
子の数を大幅に減らすことができるという効果がある。
ゲートをNANDゲートとNORゲートを交互に縦列配置し負
荷ゲート不良検出回路を構成することにより、内部回路
を増大させることはなく負荷ゲートの不良を検出するこ
とができる。しかも必要とする外部端子は、入力端子の
みで済み、この端子はチップ内に同様の遅延時間測定回
路が存在する場合は共通にすることができる為、外部端
子の数を大幅に減らすことができるという効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の第４の実
施例を示す回路図、第５図は従来例を示す回路図、第６
図及び第７図はそれぞれ他の従来例を示す回路図であ
る。 G1〜G6……被測定ゲート、F1〜F6:F1〜F16:F21〜F26:F3
1〜F36……負荷ゲート、E1:E2:D1:C1:C2……出力ゲー
ト、A1:A2……入力端子、B1〜B8……出力端子、P1……
遅延時間測定パス、P2……リファレンスパス。
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の第４の実
施例を示す回路図、第５図は従来例を示す回路図、第６
図及び第７図はそれぞれ他の従来例を示す回路図であ
る。 G1〜G6……被測定ゲート、F1〜F6:F1〜F16:F21〜F26:F3
1〜F36……負荷ゲート、E1:E2:D1:C1:C2……出力ゲー
ト、A1:A2……入力端子、B1〜B8……出力端子、P1……
遅延時間測定パス、P2……リファレンスパス。
Claims (1)
- 【請求項１】第１の入力端子と、前記第１の入力端子に
直列接続された複数の被測定ゲートと、直列接続された
複数の負荷ゲートと、前記複数の負荷ゲートの最終段の
出力及び前記複数の被測定ゲートの最終段の出力を入力
する論理ゲートとを有する集積回路装置であって、前記
複数の負荷ゲートの各々の一方の入力として前記複数の
被測定ゲートの各段の出力を入力し他方の入力として前
記負荷ゲートの初段は第２の入力端子の出力を入力し前
記負荷ゲートの初段以外は前記負荷ゲートの前段からの
出力を入力し、前記第２の入力端子のレベルが第１の論
理レベルを示すとき前記複数の負荷ゲートの各々の出力
は前記複数の被測定ゲートの各々の出力に関係なく固定
され、前記論理ゲートは前記第１の入力端子のレベルに
応答したレベルを出力し、前記第２の入力端子のレベル
が第２の論理レベルを示すとき前記複数の負荷ゲートの
最終段は前記複数の測定ゲートの最終段の出力と相補の
論理レベルを出力して前記論理ゲートの出力のレベルを
固定することを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250870A JP2641968B2 (ja) | 1990-09-20 | 1990-09-20 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250870A JP2641968B2 (ja) | 1990-09-20 | 1990-09-20 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04128669A JPH04128669A (ja) | 1992-04-30 |
| JP2641968B2 true JP2641968B2 (ja) | 1997-08-20 |
Family
ID=17214235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250870A Expired - Fee Related JP2641968B2 (ja) | 1990-09-20 | 1990-09-20 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641968B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0792235A (ja) * | 1993-09-25 | 1995-04-07 | Nec Corp | 半導体装置及びその遅延時間測定方法 |
-
1990
- 1990-09-20 JP JP2250870A patent/JP2641968B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04128669A (ja) | 1992-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |