JPH0714392U - 集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 テストパターンを少なくし、かつ、テスト用
の端子数を低減する。 【構成】 例えば、論理回路４０−２を試験する際は、
バッファＢ１をハイインピーダンス状態、バッファＢ２
を通常のバッファ機能状態（スルー状態）にする。そし
て、入出力端子ＩＯＴ１から論理回路４０−２用のテス
トパターンを入力する。これにより、論理回路４０−２
の出力端Ｏ４０−２からは、テストパターンに対応した
論理演算結果が出力され、これがバッファＢ２を介し入
出力端子ＩＯＴ２から出力される。したがって、入出力
端子ＩＯＴ２から出力される信号をチェックすること
で、論理回路４０−２の試験を行うことができる。以
下、同様にして、各論理回路の試験を行うことができ
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、テスト構成が改良された集積回路に関する。

【０００２】

【従来の技術】

ゲートアレイＬＳＩについては、出荷時等において、正常に動作するか否かの 試験が行われる。この試験においては、ゲートアレイの入力端子に予め定めたテ スト用の信号パターン（以下、テストパターンという）を入力し、出力端子に所 望の結果が得られたがどうかを検査する。このため、ゲートアレイ開発時には、 テストパターンも併せて作成される。

【０００３】 ここで、従来の動作試験について図２を用いてより詳細に説明する。

【０００４】 図２に示す３０は、ゲートアレイ・ＬＳＩ１内に構成される論理回路であり、 Ｉ３０はその入力端、Ｏ３０は出力端である。Ａはゲートアレイ・ＬＳＩ１の入 力端子、Ｂは出力端子であり、各々入力端Ｉ３０及び出力端Ｏ３０に接続されて いる。そして、動作試験を行う場合は、前述のように入力端子Ａからテストパタ ーンを入力し、出力端子Ｂから所期の結果が得られるか否かを測定する。

【０００５】 ところで、出力端子Ｂに論理演算結果が得られるまで、テストパターンとして 膨大な信号系列を必要とする場合があり、論理演算が多くなるほどその傾向が強 くなる。例えば、多数ビットのカウンタなどは極めて多数のパルス入力がなけれ ば、カウント出力信号の検査ができない。また、次回の設計等に情報をフィード バックしようとして論理回路３０内の異常箇所を特定しようとすると、内部動作 状態を種々に変化させる膨大な信号系列でなるテストパターンが必要となる。そ して、テストパターンが膨大になると、出荷時の検査時間が長くなり、作業効率 が悪化するという問題が生じる。

【０００６】 そこで、検査時間を短くすることができるゲートアレイ・ＬＳＩとして、図３ に示す構成のものが開発された。この図３に示すゲートアレイ・ＬＳＩ１は、論 理回路が複数の論理回路４０−１〜４０−Ｎに分離されている。論理回路４０− １は、入力端Ｉ40-1が入力端子Ａに接続され、出力端Ｏ40-1が出力端子ＯＴ1 に 接続されている。論理回路４０−２は、入力端Ｉ40-2が入力端子ＩＴ2 に接続さ れ、出力端子Ｏ40-2が出力端子ＯＴ2 に接続されている。論理回路４０−３から 論理回路４０−（Ｎ−１）における外部端子との接続関係は、論理回路４０−２ と同様になっており、例えば、論理回路４０−（Ｎ−１）においては、入力端Ｉ 40-(N-1)が入力端子ＩＴ40-(N-1)に接続され、出力端Ｏ40-(N-1)が出力端子ＯＴ 40-(N-1)に接続されている。また、論理回路４０−Ｎは、入力端Ｉ40-Nが入力端 子ＩＴ40-Nに接続され、出力端Ｏ40-Nが出力端子Ｂに接続されている。

【０００７】 図３に示すゲートアレイ・ＬＳＩ１を試験するときには、例えば、各論理回路 ４０−１〜４０−Ｎについて順次行っていく。すなわち、論理回路４０−１につ いては、入力端子Ａからテストパターンを入力し、出力端子ＯＴ1 から所望の結 果が得られるかどうかを確認する。同様にして、論理回路４０−２については入 力端子ＩＴ2 からテストパターンを入力して出力端子ＯＴ2 の状態を確認し、ま た、論理回路４０−Ｎについては、入力端子ＩＴ40-Nからテストパターンを入力 して出力端子Ｂの状態を確認する。

【０００８】 以上のように、ＬＳＩ１に搭載されている論理回路を、その機能等に基づいて 部分回路に分離すると、分離された各論理回路４０−１〜４０−Ｎについてのテ ストパターンは少なくなり、分離された各論理回路４０−１〜４０−Ｎについて の試験時間が短くなり、ゲートアレイ・ＬＳＩ１全体の試験時間の総和も図２に 比較して短くなる。

【０００９】 このゲートアレイＬＳＩ１を使用するときは、出力端子ＯＴM と入力端子ＩＴ (M-1) （ただし、Ｍは１〜（Ｎ−１））をＬＳＩの外部で接続し、全体として入 力端子Ａと出力端子Ｂを有する論理回路を形成させる。

【００１０】

【考案が解決しようとする課題】

しかしながら、図３に示す従来のゲートアレイ・ＬＳＩ１においては、通常使 用時においては使用されない多数のテスト用端子を必要とし、無駄となる端子が 多いという問題があった。また、図３に示す従来のゲートアレイ・ＬＳＩ１にお いては、実際の使用時に、出力端子ＯＴM 及び入力端子ＩＴ(M-1) を接続しなけ ればならず、そのための作業が繁雑となり、又は、ＬＳＩを搭載するプリント配 線基板にそのためだけの接続用配線パターンを設けなければならなかった。

【００１１】 このような問題は、ゲートアレイ・ＬＳＩに限らず、試験を必要とする他の集 積回路においても共通するものであった。

【００１２】 本考案は、上述した事情に鑑みてなされたもので、テストパターンを少なくす ることができるとともに、テスト用の端子数を低減することができ、さらに、使 用時にテストパターン用入出力端子の接続が不要な集積回路を提供することを目 的としている。

【００１３】

【課題を解決するための手段】

本考案は、上記課題を解決するために、複数の回路を有する集積回路において 、遮断状態とスルー状態が切り換わるバッファ手段を用いて、前記各回路を順次 接続するとともに、前記各バッファ手段の状態を切り換える切換手段と、前記各 バッファ手段の出力端に接続される試験用入出力端子とを具備したことを特徴と する。

【００１４】

【作用】

いずれかの回路を試験する際には、その回路の出力端に接続されるバッファ手 段をスルー状態にし、その前段の回路に接続されるバッファ手段を遮断状態にす る。そして、遮断状態にされたバッファ手段に接続された入出力端子からテスト パターンを入力し、スルー状態にされたバッファ手段に接続された入出力端子に 得られる信号を測定する。これにより、当該回路だけについて少ないテストパタ ーンによる試験が行われる。

【００１５】

【実施例】

以下、図面を参照して、本考案の一実施例について説明する。

【００１６】 図１は、本考案の一実施例の構成を示すブロック図である。なお、図１におい て、前述した図３に示す各部と共通する部分には同一の符号を付けてその説明を 省略する。

【００１７】 図１において、Ｂ１〜Ｂ（Ｎ−１）は、各々３ステートバッファであり、各論 理回路の出力端とその後段の論理回路の入力端との間に介挿されている。すなわ ち、バッファＢK （Ｋは、１〜（Ｎ−１））は、論理回路４０−Ｋと４０−（Ｋ ＋１）との間に介挿されている。

【００１８】 また、バッファＢ1 〜Ｂ(N-1) は、各々制御信号Ｃ１〜Ｃ（Ｎ−１）によって その状態が制御されるようになっており、制御信号Ｃ１〜Ｃ（Ｎ−１）は、各々 制御回路１０から出力されるようになっている。この実施例においては、制御信 号の値が”０”のときにバッファが通常のバッファ機能（入力信号に対応した” １”、”０”信号を出力する機能）となり、制御信号が”１”のときにハイイン ピーダンス状態（遮断状態）になる。また、制御回路１０は、所定の入力端子Ｃ から供給されるテストモード用の信号に基づいて各制御信号Ｃ1 〜Ｃ(N-1) の値 を制御するようになっている。

【００１９】 ＩＯＴ1 〜ＩＯＴ (N-1)は各々入出力端子であり、ＩＯＴK （この場合、Ｋは ２〜Ｎ）は、各々バッファＢ(K-1) の出力端に接続されている。

【００２０】 次に、上述した構成によるゲートアレイ・ＬＳＩ１を試験する場合について説 明する。

【００２１】 まず、制御回路１０の入力端子Ｃにテストモード用の信号を供給し、制御信号 Ｃ１を”０”信号にする。この結果、バッファＢ１が通常のバッファ機能になる 。この状態において、入力端子Ａから論理回路４０−１用のテストパターンを入 力する。これにより、論理回路４０−１の出力端Ｏ40-1からは、テストパターン に対応した論理演算結果が出力され、これがバッファＢ1 を介し入出力端子ＩＯ Ｔ1 から出力される。したがって、入出力端子ＩＯＴ1 から出力される信号をチ ェックすることで、論理回路４０−１の試験を行うことができる。

【００２２】 次に、制御回路１０をテストモード用の信号を入力して、制御信号Ｃ1 を”１ ”信号、制御信号Ｃ2 を”０”信号にする。この結果、バッファＢ1 がハイイン ピーダンス状態、バッファＢ２が通常のバッファ機能状態（スルー状態）になる 。そして、入出力端子ＩＯＴ1 から論理回路４０−２用のテストパターンを入力 する。これにより、論理回路４０−２の出力端Ｏ40-2からは、テストパターンに 対応した論理演算結果が出力され、これがバッファＢ2 を介し入出力端子ＩＯＴ 2 から出力される。したがって、入出力端子ＩＯＴ2 から出力される信号をチェ ックすることで、論理回路４０−２の試験を行うことができる。

【００２３】 以下、同様にして、試験を行おうとする論理回路の前段の論理回路に接続され ているバッファをハイインピーダンス状態にし、その論理回路に接続されている バッファをスルー状態にすることにより、当該論理回路の試験を行うことができ る。

【００２４】 また、本実施例の通常の使用時には、各バッファＢ1 〜Ｂ(N-1) を通常のバッ ファ機能にして、各論理回路が直列に接続された状態にする。この結果、全体と して入力端子Ａと出力端子Ｂを有する論理回路が形成される。

【００２５】 上述した実施例によれば、試験のために必要な端子は、論理回路への入出力端 子数Ｎ−１個と、制御回路１０への入力端子１個の計Ｎ個で済み、図３に示すゲ ートアレイ・ＬＳＩ１の（２Ｎ−２）個に較べて大幅に少なくすることができる 。また。各論理回路についての試験は、個別に行えるので、試験時間は、図３に 示すゲートアレイ・ＬＳＩ１と同じである。なお、バッファにより切り離しが可 能なため、相前後しない複数の論理回路を並行して試験でき、このときの試験時 間は短い。

【００２６】 さらに、ゲートアレイ・ＬＳＩ１を実際に使用する際にも、テスト用端子を接 続することが不要で、その作業を不要にでき、又は、当該ＬＳＩを搭載するプリ ント配線基板に本来の機能からは不要な配線パターンを設ける必要もない。

【００２７】 なお、上述した実施例は、本考案をゲートアレイに適用した例であったが、本 考案はこれに限定されることなく、複数の回路を順次接続し、かつ、各回路につ いて試験を行う必要がある場合にすべて適用することができる。

【００２８】 また、相前後する部分回路間の接続線は、上記実施例のように１本に限定され るものではない。

【００２９】

【考案の効果】

以上説明したように、本考案によれば、複数の回路を有する集積回路において 、遮断状態とスルー状態が切り換わるバッファ手段を用いて、各回路を順次接続 するとともに、各バッファ手段の状態を切り換える切換手段と、各バッファ手段 の出力端に接続される試験用入出力端子とを具備するので、テストパターンを少 なくすることができるとともに、テスト用の端子数を低減することができ、さら に、実際の使用に際してテスト用端子間の接続を不要にできる。

【図面の簡単な説明】

【図１】本考案の一実施例の構成を示すブロック図であ
る。

【図２】従来のゲートアレイ・ＬＳＩの構成を示すブロ
ック図である。

【図３】従来のゲートアレイ・ＬＳＩの他の構成を示す
ブロック図である。

【符号の説明】

１…ゲートアレイ・ＬＳＩ（集積回路） Ｂ1 〜Ｂ(N-1) …３ステートバッファ（バッファ手段） ４０−１〜４０−Ｎ…論理回路（回路） １０…制御回路（切換手段） ＩＯＴ1 〜ＩＯＴ(N-1) …入出力端子（試験用入出力端
子）。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 複数の回路を有する集積回路において、 遮断状態とスルー状態が切り換わるバッファ手段を用い
   て、前記各回路を順次接続するとともに、前記各バッフ
   ァ手段の状態を切り換える切換手段と、前記各バッファ
   手段の出力端に接続される試験用入出力端子とを具備し
   たことを特徴とする集積回路。