JPS636470A - 集積回路の出力端子試験回路 - Google Patents
集積回路の出力端子試験回路Info
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- JPS636470A JPS636470A JP61149713A JP14971386A JPS636470A JP S636470 A JPS636470 A JP S636470A JP 61149713 A JP61149713 A JP 61149713A JP 14971386 A JP14971386 A JP 14971386A JP S636470 A JPS636470 A JP S636470A
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- 238000012360 testing method Methods 0.000 title claims abstract description 84
- 101150105729 SLC45A3 gene Proteins 0.000 abstract description 4
- 102100037253 Solute carrier family 45 member 3 Human genes 0.000 abstract description 4
- 230000007547 defect Effects 0.000 abstract description 2
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
集積回路の複数の出力端子の導通試験を行うために出力
端子対応に設けた複数のゲート回路を、シフト・レジス
タの出力によって時間的にずらして動作させるようにし
た集積回路の出力端子試験回路である。
端子対応に設けた複数のゲート回路を、シフト・レジス
タの出力によって時間的にずらして動作させるようにし
た集積回路の出力端子試験回路である。
本発明は集積回路の出力端子試験回路に関する。
集積回路においては、その出力端子の短絡あるいは出力
端子と内部回路の断線等の導通を試験するいわゆるＤＣ
試験を簡単に行えるようにすることが望まれている。
端子と内部回路の断線等の導通を試験するいわゆるＤＣ
試験を簡単に行えるようにすることが望まれている。
Ｃ従来の技術〕
ＩＣやＬＳＩ等の集積回路では製造時に種々の試験が行
われており、その一つに内部論理演算回路のデータ出力
信号が正常に出力端子に現れるかの試験、すなわち出力
端子に断線あるいは短絡等が有るか否かの導通状態を試
験するＤＣ試験がある。
われており、その一つに内部論理演算回路のデータ出力
信号が正常に出力端子に現れるかの試験、すなわち出力
端子に断線あるいは短絡等が有るか否かの導通状態を試
験するＤＣ試験がある。
ＤＣ試験を行うには、論理演算回路に所定の入カバター
ンを与えて所望の出カバターンを得、これを出力端子に
出力する方法も考えられる。しかしながら、この場合、
入カバターンが複雑なものとなるので、−般には出力端
子対応にゲート回路を設け、通常時にはこのゲート回路
を介して論理演算回路のデータ出力信号を出力端子に送
出し、試験時にはこのゲート回路に試験信号を入力する
ことにより出力端子に“Ｌ”あるいは“Ｈ”の出力信号
を与え、それによりＤＣ試験を行っている。
ンを与えて所望の出カバターンを得、これを出力端子に
出力する方法も考えられる。しかしながら、この場合、
入カバターンが複雑なものとなるので、−般には出力端
子対応にゲート回路を設け、通常時にはこのゲート回路
を介して論理演算回路のデータ出力信号を出力端子に送
出し、試験時にはこのゲート回路に試験信号を入力する
ことにより出力端子に“Ｌ”あるいは“Ｈ”の出力信号
を与え、それによりＤＣ試験を行っている。
第４図にはかかる従来形の集積回路の出力端子試験回路
が示される。図中、１”は集積回路、１１〜１５はデー
タ入力信号■（１）〜■（５）用の入力端子、１９およ
び２０は試験信号Ｔ（１）およびＴ（２）用の試験入力
端子、５１〜５４は出力信号０（１）〜０（４）用の出
力端子、２は論理演算回路、３１〜３４および４１〜４
４はＮＡＮＤ回路である。
が示される。図中、１”は集積回路、１１〜１５はデー
タ入力信号■（１）〜■（５）用の入力端子、１９およ
び２０は試験信号Ｔ（１）およびＴ（２）用の試験入力
端子、５１〜５４は出力信号０（１）〜０（４）用の出
力端子、２は論理演算回路、３１〜３４および４１〜４
４はＮＡＮＤ回路である。
論理演算回路２のデータ出力信号Ｄ （１）〜Ｄ（４）
はＮＡＮＤ回路３１〜３４の一方の入力端子にそれぞれ
導かれ、ＮＡＮＤ回路３１〜３４の他方の入力端子は試
験入力端子１９に接続される。またＮＡＮＤ回路３１〜
３４の各出力信号はＮＡＮＤ回路４１〜４４の一方の入
力端子にそれぞれ導かれ、ＮＡＮＤ回路４１〜４４の他
方の入力端子は試験入力端子２０に接続され、その各出
力信号は出力端子５１〜５４にそれぞれ導かれる。
はＮＡＮＤ回路３１〜３４の一方の入力端子にそれぞれ
導かれ、ＮＡＮＤ回路３１〜３４の他方の入力端子は試
験入力端子１９に接続される。またＮＡＮＤ回路３１〜
３４の各出力信号はＮＡＮＤ回路４１〜４４の一方の入
力端子にそれぞれ導かれ、ＮＡＮＤ回路４１〜４４の他
方の入力端子は試験入力端子２０に接続され、その各出
力信号は出力端子５１〜５４にそれぞれ導かれる。
この出力端子試験回路では、試験入力端子１９および２
０に与えられる試験信号Ｔ（１）およびＴ（２）のレベ
ルを第５図に示されるように設定することによって、通
常動作モードとＤＣ試験モードとに切り換えることがで
きる。すなわち、試験信号Ｔ（１）およびＴ（２）をと
もに“Ｈ″とした場合には回路は通常動作モードとなり
、論理演算回路２のデータ出力信号Ｄ （１）〜Ｄ（４
）はＮＡＮＤ回路３１〜３４．４１〜４４を介してその
まま出力端子５１〜５４にそれぞれ出力される。
０に与えられる試験信号Ｔ（１）およびＴ（２）のレベ
ルを第５図に示されるように設定することによって、通
常動作モードとＤＣ試験モードとに切り換えることがで
きる。すなわち、試験信号Ｔ（１）およびＴ（２）をと
もに“Ｈ″とした場合には回路は通常動作モードとなり
、論理演算回路２のデータ出力信号Ｄ （１）〜Ｄ（４
）はＮＡＮＤ回路３１〜３４．４１〜４４を介してその
まま出力端子５１〜５４にそれぞれ出力される。
一方、試験信号Ｔ （１１を“Ｌ′、試験信号Ｔ（２）
を“Ｈ”とした場合、回路は試験モードとなって出力端
子０（１）〜０（４）にはそれぞれ°Ｌ”レベルの出力
信号が現れ、また試験信号Ｔ（１）および試験信号Ｔ（
２）をともに“し”レベルとした場合、回路は試験モー
ドとなって出力端子○Ｅｌ）〜０（４）には′″Ｈ″Ｈ
″レヘル信号が現れ、それにより出力端子５１〜５４の
短絡、断線等の有無を試験することができる。
を“Ｈ”とした場合、回路は試験モードとなって出力端
子０（１）〜０（４）にはそれぞれ°Ｌ”レベルの出力
信号が現れ、また試験信号Ｔ（１）および試験信号Ｔ（
２）をともに“し”レベルとした場合、回路は試験モー
ドとなって出力端子○Ｅｌ）〜０（４）には′″Ｈ″Ｈ
″レヘル信号が現れ、それにより出力端子５１〜５４の
短絡、断線等の有無を試験することができる。
第４図の試験回路は試験信号用の入力端子が少なくとも
２個必要であるが、試験用入力端子の数はできるだけ少
なくしたいという要望がある。
２個必要であるが、試験用入力端子の数はできるだけ少
なくしたいという要望がある。
またこの試験回路では、ＮＡＮＤ回路３１〜３４および
４１〜４４を同時に動作させて出力端子５１〜５４の信
号レベルを“Ｌ”あるいは“Ｈ”に変化させている。こ
のため、これらＮＡＮＤ回路３１〜３４および４１〜４
４の動作電流をグラウンドに流すためのグラウンド回路
の電流容量が小さい場合、ＮＡＮＤ回路の数が多数にな
ると、通電電流が大となってグラウンドの能力を越えて
しまうため、出力端子に雑音がのりやすくなり、出力信
号の読取り誤りを生じるという問題点がある。
４１〜４４を同時に動作させて出力端子５１〜５４の信
号レベルを“Ｌ”あるいは“Ｈ”に変化させている。こ
のため、これらＮＡＮＤ回路３１〜３４および４１〜４
４の動作電流をグラウンドに流すためのグラウンド回路
の電流容量が小さい場合、ＮＡＮＤ回路の数が多数にな
ると、通電電流が大となってグラウンドの能力を越えて
しまうため、出力端子に雑音がのりやすくなり、出力信
号の読取り誤りを生じるという問題点がある。
さらに試験時のグラウンド電流をそのグラウンド能力以
内に納めるため、ＮＡＮＤ回路を複数の群に分けて各群
毎に２個の試験端子を設け、それぞれ別個に試験を行う
ことも可能であるが、その場合は試験端子の数が増大し
、望ましくない。
内に納めるため、ＮＡＮＤ回路を複数の群に分けて各群
毎に２個の試験端子を設け、それぞれ別個に試験を行う
ことも可能であるが、その場合は試験端子の数が増大し
、望ましくない。
第１図は本発明の原理を示すブロック図である。
本発明にかかわる集積回路は信号入力端子１０１〜１０
ｎ、内部回路１１０、ゲート回路１２１〜１２ｎ、出力
端子１４１〜１４ｎ２シフト・レジスタ１５０、試験入
力端子１６０等を具備している。ゲート回路１２１〜１
２ｎは出力端子１４１〜１４ｎにそれぞれ対応して設け
られており、その各個は集積回路の内部回路１１０から
のデータ信号が導かれるデータ入力端子、第１試験入力
端子、および第２試験入力端子を有し、第１および第２
の試験入力端子に印加される試験信号の組み合わせによ
って出力信号のレベル状態が変化されるように構成され
ており、その出力信号は対応する出力端子１４１〜１４
ｎに導かれる。
ｎ、内部回路１１０、ゲート回路１２１〜１２ｎ、出力
端子１４１〜１４ｎ２シフト・レジスタ１５０、試験入
力端子１６０等を具備している。ゲート回路１２１〜１
２ｎは出力端子１４１〜１４ｎにそれぞれ対応して設け
られており、その各個は集積回路の内部回路１１０から
のデータ信号が導かれるデータ入力端子、第１試験入力
端子、および第２試験入力端子を有し、第１および第２
の試験入力端子に印加される試験信号の組み合わせによ
って出力信号のレベル状態が変化されるように構成され
ており、その出力信号は対応する出力端子１４１〜１４
ｎに導かれる。
シフト・レジスタ１５０は複数ビットからなる並列出力
信号Ｑ１〜ＱＩ１１を送出するように構成される。ゲー
ト回路１２１〜１２ｎはシフト・レジスタ１５０の複数
ビットｍに対応する複数の区分１３１〜１３ｍに分けら
れる。試験入力端子１６０に印加される試験信号はシフ
ト・レジスタ１５０のデータ入力端子とゲート回路１２
１〜１２ｎの各部１の入力端子に導かれる。またシフト
・レジスタ１５０の出力信号Ｑｌ〜Ｑｍの各ビット出力
は対応する区分１３１〜１３ｍのゲート回路の第２の入
力端子にそれぞれ導かれる。
信号Ｑ１〜ＱＩ１１を送出するように構成される。ゲー
ト回路１２１〜１２ｎはシフト・レジスタ１５０の複数
ビットｍに対応する複数の区分１３１〜１３ｍに分けら
れる。試験入力端子１６０に印加される試験信号はシフ
ト・レジスタ１５０のデータ入力端子とゲート回路１２
１〜１２ｎの各部１の入力端子に導かれる。またシフト
・レジスタ１５０の出力信号Ｑｌ〜Ｑｍの各ビット出力
は対応する区分１３１〜１３ｍのゲート回路の第２の入
力端子にそれぞれ導かれる。
通常動作時、試験信号を例えば“Ｈ”レベルとすること
によって内部回路１１０からのデータ信号がゲート回路
１２１〜１２ｎを介してそのまま出力端子１４１〜１４
ｎに現れる。
によって内部回路１１０からのデータ信号がゲート回路
１２１〜１２ｎを介してそのまま出力端子１４１〜１４
ｎに現れる。
一方、試験時に試験信号を“Ｌ”レベルにすると、ゲー
ト回路１２１〜１２ｎの出力は全て“Ｈ”となり、つい
でシフト・レジスタ１５０をリセット後、その出力信号
Ｑ１〜Ｑｍが順次に“Ｌ″になるに従って対応する区分
１３１〜１３ｍのゲート回路の出力は“Ｈ”から“Ｌ”
に順次に変化する。これにより出力端子１４１〜１４ｎ
の短絡、断線等を試験することができる。
ト回路１２１〜１２ｎの出力は全て“Ｈ”となり、つい
でシフト・レジスタ１５０をリセット後、その出力信号
Ｑ１〜Ｑｍが順次に“Ｌ″になるに従って対応する区分
１３１〜１３ｍのゲート回路の出力は“Ｈ”から“Ｌ”
に順次に変化する。これにより出力端子１４１〜１４ｎ
の短絡、断線等を試験することができる。
以下、本発明の実施例を図面を参照して説明する。
第２図は本発明の一実施例としての集積回路の出力端子
試験回路を示す図である。図中、１は集積回路、１１〜
１５は集積回路１の入力端子、１６は試験信号ＯＣＴ入
力用の試験端子、１７はクロック入力端子、１８はプリ
セット入力端子、２は論理演算回路、３１〜３４および
４１〜４４はＮＡＮＤ回路、５１〜５４は集積回路ｌの
出力端子、６はシフト・レジスタである。シフト・レジ
スタ６は直列入力・並列出力形のシフト・レジスタであ
り、データ入力端子Ｄ、クロック入力端子ＣＫ、プリセ
ント入力端子ＰＲ１および４ビツトの並列出力端子Ｑ１
〜Ｑ４を有する 論理演算回路２のデータ出力信号Ｄ１〜Ｄ４はＮＡＮＤ
回路３１〜３４の一方の入力端子にそれぞれ導かれ、Ｎ
ＡＮＤ回路３１〜３４の他方の入力端子には試験端子１
６を介して試験信号ＯＣＴがそれぞれ導かれる。この試
験信号ＯＣＴはまたシフト・レジスタ６のデータ入力端
子りにも導かれる。ＮＡＮＤ回路３１〜３４の各出力信
号はＮＡＮＤ回路４１〜４４の一方の入力端子にそれぞ
れ導かれ、Ｎ Ａ Ｎ Ｄ回路４１〜４４の他方の入力
端子にはシフト・レジスタ６の出力信号Ｑ１〜Ｑ４の各
ビットがそれぞれ導かれる。ＮＡＮＤ回路４１〜４４の
各出力信号は出力端子５１〜５４にそれぞれ導かれる。
試験回路を示す図である。図中、１は集積回路、１１〜
１５は集積回路１の入力端子、１６は試験信号ＯＣＴ入
力用の試験端子、１７はクロック入力端子、１８はプリ
セット入力端子、２は論理演算回路、３１〜３４および
４１〜４４はＮＡＮＤ回路、５１〜５４は集積回路ｌの
出力端子、６はシフト・レジスタである。シフト・レジ
スタ６は直列入力・並列出力形のシフト・レジスタであ
り、データ入力端子Ｄ、クロック入力端子ＣＫ、プリセ
ント入力端子ＰＲ１および４ビツトの並列出力端子Ｑ１
〜Ｑ４を有する 論理演算回路２のデータ出力信号Ｄ１〜Ｄ４はＮＡＮＤ
回路３１〜３４の一方の入力端子にそれぞれ導かれ、Ｎ
ＡＮＤ回路３１〜３４の他方の入力端子には試験端子１
６を介して試験信号ＯＣＴがそれぞれ導かれる。この試
験信号ＯＣＴはまたシフト・レジスタ６のデータ入力端
子りにも導かれる。ＮＡＮＤ回路３１〜３４の各出力信
号はＮＡＮＤ回路４１〜４４の一方の入力端子にそれぞ
れ導かれ、Ｎ Ａ Ｎ Ｄ回路４１〜４４の他方の入力
端子にはシフト・レジスタ６の出力信号Ｑ１〜Ｑ４の各
ビットがそれぞれ導かれる。ＮＡＮＤ回路４１〜４４の
各出力信号は出力端子５１〜５４にそれぞれ導かれる。
シフト・レジスタ６にはそのクロック端子ＣＫおよびプ
リセット入力端子ＰＲにクロックパルスＣＬＣＫとプリ
セットパルスＰＲＳＴがそれぞれ導かれる。
リセット入力端子ＰＲにクロックパルスＣＬＣＫとプリ
セットパルスＰＲＳＴがそれぞれ導かれる。
第２図の実施例回路の動作を第３図を参照して以下に説
明する。第３図は第２図回路の各部の信号波形図であり
、ＰＲＳＴはプリセットパルス、ＯＣＴは試験信号、Ｃ
ＬＣＫはクロックパルス、Ｑ１〜Ｑ４はシフト・レジス
タ６の並列出力信号を示す。
明する。第３図は第２図回路の各部の信号波形図であり
、ＰＲＳＴはプリセットパルス、ＯＣＴは試験信号、Ｃ
ＬＣＫはクロックパルス、Ｑ１〜Ｑ４はシフト・レジス
タ６の並列出力信号を示す。
まず、ＤＣ試験を行わない通常動作時には、試験信号Ｏ
ＣＴをＨ”レベルにする。これにより論理演算回路２の
データ出力信号Ｄ１〜Ｄ４はＮＡＮＤ回路３１〜３４お
よび４１〜４４をそれぞれ介してそのまま出力端子５１
〜５４に現れる。
ＣＴをＨ”レベルにする。これにより論理演算回路２の
データ出力信号Ｄ１〜Ｄ４はＮＡＮＤ回路３１〜３４お
よび４１〜４４をそれぞれ介してそのまま出力端子５１
〜５４に現れる。
次にＤＣ試験時には試験信号ＯＣＴを“Ｌ”レベルにす
る。これによりＮＡＮＤ回路３１〜３４の出力信号は常
に“Ｈ”となるので、論理演算回路２からのデータ出力
信号Ｄ１〜Ｄ４はＮＡＮＤ回路３１〜３４によってしゃ
断されることになる。
る。これによりＮＡＮＤ回路３１〜３４の出力信号は常
に“Ｈ”となるので、論理演算回路２からのデータ出力
信号Ｄ１〜Ｄ４はＮＡＮＤ回路３１〜３４によってしゃ
断されることになる。
ついでシフト・レジスタ６にプリセットパルスＰＲＳＴ
を与えることによりその出力信号Ｑ１〜Ｑ４を全て“Ｈ
”にセットしてからクロックパルスＣＬＣＫを入力する
。これにより出力信号Ｑ１〜Ｑ４は順次に“Ｌ”に変化
し、この出力信号Ｑ１〜Ｑ４に対応するＮＡＮＤ回路４
１〜４４が順次に“Ｌ”から“Ｈ”に変化し、それぞれ
の出力端子５１〜５４に現れる。従ってそのレベル変化
を監視することにより、出力端子５１〜５４に短絡、断
線等の不良の有無を検査できる。
を与えることによりその出力信号Ｑ１〜Ｑ４を全て“Ｈ
”にセットしてからクロックパルスＣＬＣＫを入力する
。これにより出力信号Ｑ１〜Ｑ４は順次に“Ｌ”に変化
し、この出力信号Ｑ１〜Ｑ４に対応するＮＡＮＤ回路４
１〜４４が順次に“Ｌ”から“Ｈ”に変化し、それぞれ
の出力端子５１〜５４に現れる。従ってそのレベル変化
を監視することにより、出力端子５１〜５４に短絡、断
線等の不良の有無を検査できる。
本発明の実施にあたっては種々の変更態様が可能である
。例えば上述の実施例では出力端子の数が４個の場合に
ついて説明したが、勿論これに限らず、その数をさらに
多数とすることができる。
。例えば上述の実施例では出力端子の数が４個の場合に
ついて説明したが、勿論これに限らず、その数をさらに
多数とすることができる。
その場合にはその多数の出力端子をシフト・レジスタの
並列出力ビツト数に対応する幾つかのグループに区分し
て、シフト・レジスタの各ビット出力を、対応するグル
ープに含まれるＮＡＮＤ回路の入力端子にそれぞれ導き
、それによりシフト・レジスタの並列出力信号の順次の
変化によって、出力端子のレベル変化がグループ単位で
順次に生じるようにして試験を行う。
並列出力ビツト数に対応する幾つかのグループに区分し
て、シフト・レジスタの各ビット出力を、対応するグル
ープに含まれるＮＡＮＤ回路の入力端子にそれぞれ導き
、それによりシフト・レジスタの並列出力信号の順次の
変化によって、出力端子のレベル変化がグループ単位で
順次に生じるようにして試験を行う。
また上述の実施例では出力端子５１〜５４に接続される
ゲート回路をＮＡＮＤ回路の２段縦段接続によって実現
したが、これに限らず、シフト・レジスタの出力信号の
変化に応じて出力端子に与えられる信号がレベル変化す
るような構成の論理回路であれば、どのような構成の回
路であってもよい。
ゲート回路をＮＡＮＤ回路の２段縦段接続によって実現
したが、これに限らず、シフト・レジスタの出力信号の
変化に応じて出力端子に与えられる信号がレベル変化す
るような構成の論理回路であれば、どのような構成の回
路であってもよい。
本発明によれば試験信号入力用の端子としては１本あれ
ば足り、従来回路よりもその数を減らすことができる。
ば足り、従来回路よりもその数を減らすことができる。
この場合、シフト・レジスタのクロックパルスおよびプ
リセットパルス用の入力端子が必要であるが、これらの
入力端子は従来形の集積回路に使用されている既存のも
のをそのまま共通に用いることができるため、実質的に
はこれらの入力端子により試験用端子数が従来回路より
も増加することはない。
リセットパルス用の入力端子が必要であるが、これらの
入力端子は従来形の集積回路に使用されている既存のも
のをそのまま共通に用いることができるため、実質的に
はこれらの入力端子により試験用端子数が従来回路より
も増加することはない。
また本発明によれば、出力端子の数が多数である場合に
もこれらの出力端子を幾つかのグループに分けてＤＣ試
験を行うことができるため、同時に動作されるゲート回
路の数を減らすことができ、したがってゲート回路から
グラウンドに電流を流すためのグラウンド回路の電流容
量が小さい場合でも、それに起因して出力信号に雑音が
重畳するといったことを防止することができる。
もこれらの出力端子を幾つかのグループに分けてＤＣ試
験を行うことができるため、同時に動作されるゲート回
路の数を減らすことができ、したがってゲート回路から
グラウンドに電流を流すためのグラウンド回路の電流容
量が小さい場合でも、それに起因して出力信号に雑音が
重畳するといったことを防止することができる。
第１図は本発明の原理を示すブロック図、第２図は本発
明の一実施例としての集積回路の出力端子試験回路を示
す図、第３図は第２図回路の各部の信号波形図、第４図
は従来形の集積回路の出力端子試験回路を示す図、第５
図は第４図の試験端子に与える信号パターンを示す図で
ある。 １１〜１５・・・入力端子 １６−試験端子１７−
・−クロック入力端子 １８−プリセット入力端子 ２−・−論理演算回路 ３１〜３４．４１〜４４−Ｎ Ａ Ｎ Ｄ回路５１〜５
４−出力端子 ６− シフト・レジスタ
明の一実施例としての集積回路の出力端子試験回路を示
す図、第３図は第２図回路の各部の信号波形図、第４図
は従来形の集積回路の出力端子試験回路を示す図、第５
図は第４図の試験端子に与える信号パターンを示す図で
ある。 １１〜１５・・・入力端子 １６−試験端子１７−
・−クロック入力端子 １８−プリセット入力端子 ２−・−論理演算回路 ３１〜３４．４１〜４４−Ｎ Ａ Ｎ Ｄ回路５１〜５
４−出力端子 ６− シフト・レジスタ
Claims (1)
- 【特許請求の範囲】 １、複数の出力端子を有する集積回路の出力端子導通試
験を行う、集積回路の出力端子試験回路において、 該複数の出力端子にそれぞれ対応させて設けられた複数
のゲート回路であって、その各個は第１試験入力端子と
第２試験入力端子と集積回路の内部回路からのデータ信
号が導かれるデータ入力端子とを有し、該第１および第
２の試験入力端子に印加する信号の組み合わせによって
出力信号の状態が変化されるように構成されており、該
出力信号は該集積回路の対応する出力端子に導かれてい
るもの、および、 複数ビットからなる並列出力信号を送出するシフト・レ
ジスタ、 を具備し、 該複数のゲート回路はさらに該シフト・レジスタの複数
ビットに対応された複数の区分に区分けされ、 試験信号が該シフト・レジスタのデータ入力端子と該複
数のゲート回路の各第１試験入力端子に導かれ、 該シフト・レジスタの並列出力信号の各ビット出力は対
応する区分のゲート回路の各第２試験入力端子にそれぞ
れ導かれるように構成された集積回路の出力端子試験回
路。 ２、該ゲート回路は、縦段接続された２個のナンド回路
からなる特許請求の範囲第１項に記載の集積回路の出力
端子試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149713A JPS636470A (ja) | 1986-06-27 | 1986-06-27 | 集積回路の出力端子試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149713A JPS636470A (ja) | 1986-06-27 | 1986-06-27 | 集積回路の出力端子試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS636470A true JPS636470A (ja) | 1988-01-12 |
Family
ID=15481195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149713A Pending JPS636470A (ja) | 1986-06-27 | 1986-06-27 | 集積回路の出力端子試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101770A (ja) * | 1988-10-08 | 1990-04-13 | Sharp Corp | 集積回路 |
-
1986
- 1986-06-27 JP JP61149713A patent/JPS636470A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101770A (ja) * | 1988-10-08 | 1990-04-13 | Sharp Corp | 集積回路 |
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